特許

J-GLOBAL ID：200903058478152330

キヤツシユ制御方式

発明者： 白石 慎也
出願人/特許権者： 四国日本電気ソフトウエア株式会社
代理人 (1件)： 内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-226729
公開番号（公開出願番号）：特開平5-066996
出願日： 1991年09月06日
公開日（公表日）： 1993年03月19日
要約：

【要約】【目的】アドレスアレイのハードウェア量を大幅に削減することが可能なキャッシュ制御方式を提供すること。【構成】主記憶装置のデータの写しを記憶するデータアレイ8と、データアレイ8の内容と主記憶装置の内容とを対応付けるアドレスアレイA2と、アドレスアレイA2内の複数個のラインを1つにまとめて1ブロックとし,このブロックを単位としてデータアレイ8の内容と主記憶装置の内容とを対応付けるアドレスアレイB3と、データアレイ8に主記憶装置のデータの写しを記憶しているか否かをアドレスアレイB3の内容により判定する一致検出回路7と、アドレスアレイA2およびアドレスアレイB3を検索するためのアドレスを保持するアドレスレジスタB5とを有する構成である。

請求項（抜粋）：

主記憶のデータの写しを記憶するデータアレイと、このデータアレイの内容と前記主記憶の内容とを対応付ける第1のアドレスアレイと、この第1のアドレスアレイ内の複数個のラインを1つにまとめて1ブロックとしこのブロックを単位として前記データアレイの内容と前記主記憶の内容とを対応付ける第2のアドレスアレイと、前記データアレイに前記主記憶のデータの写しを記憶しているか否かを前記第2のアドレスアレイの内容により判定する一致検出手段と、前記第1のアドレスアレイおよび第2のアドレスアレイを検索するためのアドレスを保持するアドレスレジスタとを有することを特徴とするキャッシュ制御方式。