特許

J-GLOBAL ID：200903058494529401

PLL回路

発明者： 角野 治
出願人/特許権者： 埼玉日本電気株式会社
代理人 (1件)： 桂木 雄二
公報種別：公開公報
出願番号（国際出願番号）：特願2002-039801
公開番号（公開出願番号）：特開2003-243980
出願日： 2002年02月18日
公開日（公表日）： 2003年08月29日
要約：

【要約】【課題】比較クロックの位相を制御することにより、基準クロック切り替え時に基準クロックと比較クロックの位相のずれがなく切換時も安定した出力が得られ、しかも簡易な構成にて実現することができるPLL回路を提供する。【解決手段】複数のクロック信号の切換クロック選択器と、クロック切換信号および前記複数のクロック信号それぞれが入力されてクロック選択信号を切換クロック選択器に出力するタイミング生成器とを含みPLL回路を構成し、タイミング生成回路が、現用クロック信号から他のクロック信号に切り替わるとき、当該指示されたクロック信号の立ち下がりのタイミングで、クロック信号への切り換えと、分周器のリセットまたは所定値のロードを行う。

請求項（抜粋）：

現用クロック信号と予備用クロック信号を切り換えて基準クロックとして供給するクロック選択器と、比較クロックを生成する分周器を含み構成されたPLL回路において、現用クロックから予備用クロックに切り替わるとき、当該予備用クロックの立ち下がりのタイミングで、前記クロック選択器による当該予備クロックへの切り換え、および前記分周器のリセットを行うタイミング生成器を備えたことを特徴とするPLL回路。

IPC (4件)：

H03L 7/08 ,  G06F 1/06 ,  H03L 7/00 ,  H03L 7/199

FI (4件)：

H03L 7/00 C ,  H03L 7/08 G ,  G06F 1/04 310 A ,  H03L 7/10 G

Fターム (15件)：

5B079BA01 ,  5B079DD03 ,  5B079DD05 ,  5B079DD17 ,  5J106AA04 ,  5J106CC01 ,  5J106CC21 ,  5J106CC41 ,  5J106CC52 ,  5J106DD09 ,  5J106FF01 ,  5J106GG18 ,  5J106HH10 ,  5J106KK05 ,  5J106KK34

引用特許：

審査官引用 (2件)

• 特開昭61-222320
  
• 特開平2-159138