特許
J-GLOBAL ID：200903058536308117
化学的機械研磨法を利用したDRAMキャパシタの製造法
発明者：
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出願人/特許権者：
代理人 (1件)：
黒川 弘朗
公報種別：公開公報
出願番号（国際出願番号）：特願平9-370518
公開番号（公開出願番号）：特開平11-045983
出願日： 1997年12月24日
公開日（公表日）： 1999年02月16日
要約：
【要約】【課題】 製造工程が単純かつ簡略化され、一般の生産ラインでの製造に適しており、かつ大幅な歩留まりの向上とコスト削減が図れるDRAMキャパシタの製造法を提供する。【解決手段】 トランジスタを形成させた基板に第1誘電層を堆積させて平坦化処理を施し、第1誘電層をエッチングしてトランジスタのソース/ドレイン域を露出させてプラグのコンタクト域とキャパシタのコンタクト域を形成し、全面に第1伝導層を堆積させてその第1伝導層上にキャパシタの誘電膜となる第2誘電層を堆積させ、その上に第2伝導層を堆積させ、その第2伝導層を化学的機械研磨法(CMP法)を使用して平坦化し、第1誘電層、第1伝導層、および第2誘電層を露出させることでキャパシタをキャパシタコンタクト域に形成させる。
請求項（抜粋）：
半導体基板の表面にゲートとソース/ドレイン域とからなるトランジスタ素子と、絶縁層とが形成させ、その半導体基板上に第1誘電層を堆積させ、それに平坦化処理を施し、回路パターンを定めて第1誘電層をエッチングして半導体基板を選択的に露出させ、トランジスタ素子のソース/ドレイン領域の一方にプラグのコンタクト部とトランジスタ素子のソース/ドレイン領域の他方にキャパシタのコンタクト部を形成させ、第1誘電層の表面、ならびにプラグのコンタクト部、キャパシタのコンタクト部として露出させたそれぞれのソース/ドレイン域上に、第1伝導層を堆積させ、キャパシタのコンタクト部の第1伝導層をキャパシタの底電極とし、第1伝導層上に、高誘電率を有する第2誘電層を堆積させ、第2誘電層上に、第2伝導層を堆積させ、化学的機械研磨法を利用して第2伝導層に平坦化工程を実施して第1誘電層、第1伝導層、および第2伝導層を露出させることによってプラグおよびキャパシタを形成させることを特徴とするDRAMキャパシタの製造法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
