特許
J-GLOBAL ID：200903058541908114
パイプライン型A/Dコンバータ
発明者：
出願人/特許権者：
代理人 (1件)：
森 哲也 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-169860
公開番号（公開出願番号）：特開2001-352244
出願日： 2000年06月07日
公開日（公表日）： 2001年12月21日
要約：
【要約】【課題】 積分性誤差を排除し、A/D変換の分解能を16ビットというように大きくしても、高精度のA/D変換出力が得られるようにした。【解決手段】 信号処理回路32は、第1の期間と第2の期間に、前段のステージからのアナログ信号をコンデンサC11、C12でサンプルしたのち、そのコンデンサC11、C12のいずれか一方を演算増幅器34の帰還素子として使用し、残余のコンデンサにサンプルされたアナログ信号と基準電圧生成回路31の出力の加減算を演算増幅器34が行う。そして、そのコンデンサC11、C12のうちのどちらを帰還素子として選択するのかは、積分性誤差が排除できる方向に選択するようにした。
請求項（抜粋）：
A/D変換を行うためのステージを複数個縦列接続したパイプライン型A/Dコンバータであって、前記ステージは、前段のステージからのデジタル信号を所定のアナログ基準信号に変換する基準信号生成手段と、演算増幅器、第1の受動素子、および第2の受動素子を含み、第1の期間と第2の期間には、前段のステージからのアナログ信号を前記両受動素子でサンプルしたのち、前記両受動素子のいずれか一方を前記演算増幅器の帰還素子として使用し、残余の受動素子にサンプルされたアナログ信号と前記所定のアナログ基準信号の加減算を前記演算増幅器でそれぞれ行う信号処理手段と、前記演算増幅器からの第1の期間の出力と第2の期間の出力とをそれぞれ多値化するA/D変換手段とを含むとともに、前記信号処理手段は、第1の期間においては、前段のステージからのデジタル信号が第1の論理状態の場合には前記帰還素子として前記第1の受動素子を使用し、前記デジタル信号が第2の論理状態の場合には前記帰還素子として前記第2の受動素子を使用し、一方、第2の期間においては、前記第1の論理状態の場合には前記帰還素子として前記第2の受動素子を使用し、前記第2の論理状態の場合には前記帰還素子として前記第1の受動素子を使用するようになっており、さらに、前記各ステージの前記多値化手段で多値化された第1の期間の出力と第2の期間の出力とを平均化する平均化手段を備えたことを特徴とするパイプライン型A/Dコンバータ。
Fターム (17件)：
5J022AA15
, 5J022BA01
, 5J022BA05
, 5J022BA08
, 5J022CA01
, 5J022CA07
, 5J022CA10
, 5J022CB01
, 5J022CB04
, 5J022CB06
, 5J022CB07
, 5J022CD02
, 5J022CD03
, 5J022CF01
, 5J022CF02
, 5J022CF07
, 5J022CG01
