特許

J-GLOBAL ID：200903058608468718

半導体装置

発明者： 田村 至 ,  村上 克也 ,  武部 直人
出願人/特許権者： 株式会社東芝 ,  東芝エルエスアイ・パッケージソリューション株式会社
代理人 (7件)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-332844
公開番号（公開出願番号）：特開2004-172169
出願日： 2002年11月15日
公開日（公表日）： 2004年06月17日
要約：

【課題】本発明は、low-k膜の密着強度の弱さやダイシング時のダメージに起因する、層間膜剥がれを抑制できるようにすることを最も主要な特徴としている。【解決手段】たとえば、層間膜にlow-k膜14を採用するLSI10’において、その外周部に、層間膜剥がれ40の発生を抑制するための補強パターン20を配設する。これにより、アセンブリ時のみでなく、組み立て工程以降において、low-k膜14のストッパー材13との密着強度の弱さやダイシングによるダメージ30に起因する層間膜剥がれ40が発生したとしても、補強パターン20によって層間膜剥がれ40が進行するのをくい止めることが可能な構成となっている。【選択図】 図1

請求項（抜粋）：

誘電率がk≦3.0の低誘電率膜を層間膜に用いた半導体装置であって、 前記層間膜の膜剥がれ不良を抑制するための抑制手段を備えたことを特徴とする半導体装置。

IPC (5件)：

H01L21/768 ,  H01L21/3205 ,  H01L21/82 ,  H01L21/822 ,  H01L27/04

FI (4件)：

H01L21/90 J ,  H01L21/88 S ,  H01L27/04 D ,  H01L21/82 W

Fターム (25件)：

5F033HH11 ,  5F033JJ11 ,  5F033KK11 ,  5F033MM01 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ25 ,  5F033QQ37 ,  5F033RR23 ,  5F033UU01 ,  5F033VV01 ,  5F033WW09 ,  5F033XX12 ,  5F033XX24 ,  5F038CA05 ,  5F038CA13 ,  5F038CD10 ,  5F038CD18 ,  5F038EZ20 ,  5F064BB35 ,  5F064EE17 ,  5F064EE22 ,  5F064EE32 ,  5F064EE51 ,  5F064EE56