特許

J-GLOBAL ID：200903058621109786

半導体装置の製造方法

発明者： 神山 聡
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-302472
公開番号（公開出願番号）：特開平7-161827
出願日： 1993年12月02日
公開日（公表日）： 1995年06月23日
要約：

【要約】【目的】容量値の低減とリーク電流特性の劣化とを抑制できるDRAMの容量素子の形成方法を提供する。【構成】多結晶シリコン膜からなる容量下部電極2に急速熱窒化処理を施して容量下部電極2Aを形成する。容量絶縁膜である酸化タンタル膜に緻密化処理をして酸化タンタル膜11Aを形成する。窒化チタン膜からなる容量上部電極を形成した後、窒化処理を行なって容量上部電極3Aを形成する。

請求項（抜粋）：

容量下部電極をなす多結晶シリコン膜の表面の自然酸化膜を除去し、ランプアニールを用いた急速熱窒化処理により該多結晶シリコン膜表面を窒化し、酸化タンタル膜を形成する工程と、前記酸化タンタル膜を緻密化処理する工程と、容量上部電極をなす導電体膜を形成する工程と、前記導電体膜を窒化処理する工程とを有することを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 21/8242 ,  H01L 27/108 ,  H01L 21/28 301 ,  H01L 21/318 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 325 J ,  H01L 27/04 C

引用特許：

審査官引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-042646   出願人：日本電気株式会社