特許

J-GLOBAL ID：200903058655612177

半導体装置

発明者： 佐藤 典章
出願人/特許権者： 富士通株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-233951
公開番号（公開出願番号）：特開平7-094679
出願日： 1993年09月20日
公開日（公表日）： 1995年04月07日
要約：

【要約】【目的】 静電荷放電(ESD)耐性を向上したSOI(絶縁体上の半導体)型半導体装置に関し、ESD耐性を向上したSOI型半導体装置を提供することを目的とする。【構成】 絶縁性支持基板上に半導体表面層を有するSOI型半導体装置であって、半導体表面層上に形成された1対の電源供給線(5、6)と、前記1対の電源供給線に接続され、表面層中に配置された1対の低抵抗率半導体領域(2a、2b)と、前記1対の低抵抗率半導体領域間に配置された誘電体領域(1a)とを有し、前記1対の低抵抗半導体領域が容量を形成するように構成する。

請求項（抜粋）：

絶縁性支持基板上に半導体表面層を有するSOI型半導体装置であって、半導体表面層上に形成された1対の電源供給線(5、6)と、前記1対の電源供給線に接続され、表面層中に配置された1対の低抵抗率半導体領域(2a、2b)と、前記1対の低抵抗率半導体領域間に配置された誘電体領域(1a)とを有し、前記1対の低抵抗半導体領域が容量を形成するSOI型半導体装置。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/12

FI (2件)：

H01L 27/04 H ,  H01L 27/08 321 H