特許

J-GLOBAL ID：200903058674762953

半導体装置の製造方法

発明者： 矢野 結資
出願人/特許権者： シチズン時計株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平7-039517
公開番号（公開出願番号）：特開平8-236717
出願日： 1995年02月28日
公開日（公表日）： 1996年09月13日
要約：

【要約】【構成】 容量電極形成用接続穴21を形成後、容量電極形成用接続穴の開口半径より、充分薄い膜厚で、多結晶シリコンを形成し、容量電極形成用接続穴部分に凹部を形成し、BPSG膜を自己整合的に凹部のみに形成し、BPSG膜をエッチングマスクに多結晶シリコンをエッチングして、容量電極を容量電極形成用接続穴内に自己整合的に形成し、その後BPSG膜除去後に容量酸化膜28と対向電極29を形成し、容量電極の凹部内壁に容量を形成する。【効果】 容量電極形成用接続穴部分に容量電極を自己整合的に形成するので、合わせズレがなく、さらに容量電極凹部の内壁も容量にできるので、表面積を大きくでき、このため従来より微細な面積でDRAMの容量を形成できる。

請求項（抜粋）：

半導体基板上の素子分離領域にフィールド酸化膜を形成し、ゲート酸化膜とゲート電極とを形成する工程と、ゲート電極とフィールド酸化膜との整合する半導体基板に高濃度拡散領域を形成する工程と、全面に第1の層間絶縁膜とナイトライド膜とを形成し、ホトエッチング工程により第1の層間絶縁膜とナイトライド膜とに容量電極形成用接続穴を形成する工程と、多結晶シリコンを形成し、容量電極形成用接続穴部分に凹部を形成する工程と、BPSG膜を形成し、このBPSG膜を凹部に埋め込む工程と、BPSG膜をエッチングし、自己整合的に凹部のみにBPSG膜を残す工程と、凹部に残したBPSG膜をエッチングマスクに多結晶シリコンをエッチングし、容量電極形成用接続穴部分に容量電極を形成する工程と、BPSG膜を除去し、その後、ナイトライド膜を除去する工程と、容量電極上に容量酸化膜を形成する工程と、全面に対向電極を形成し、ホトエッチング工程により、対向電極をパターニングする工程と、全面に第2の層間絶縁膜を形成する工程と、加熱処理を行い、高濃度拡散領域との不純物を活性化する工程と、ホトエッチング工程により第1の層間絶縁膜と第2の層間絶縁膜とに接続穴を形成する工程と、配線を形成する工程とを有することを特徴する半導体装置の製造方法。

IPC (7件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 ,  H01L 21/3065 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

H01L 27/10 621 C ,  H01L 21/28 L ,  H01L 21/302 J ,  H01L 21/90 D ,  H01L 27/04 C