特許
J-GLOBAL ID：200903058678092855
半導体集積回路の試験装置
発明者：
出願人/特許権者：
代理人 (1件)：
富田 和子
公報種別：公開公報
出願番号（国際出願番号）：特願平5-051046
公開番号（公開出願番号）：特開平6-265597
出願日： 1993年03月11日
公開日（公表日）： 1994年09月22日
要約：
【要約】【目的】各種要因に起因するタイミングスキュ-のバラツキを補正する。【構成】可変遅延回路16の遅延量は、メモリ回路23が出力するタイミング補正デ-タによって制御される。メモリ回路23のアドレスは、それぞれ、ドライバ出力タイミングとストロ-ブ取り込みタイミングの生成に用いるクロック種、周期、タイミングを制御するクロック種制御20、周期制御21、タイミング制御22の出力と、テストデータパタ-ンを格納する前記パタ-ンバッファ14の出力と、データの出力波形を指定する波形制御19の出力に接続されており、それぞれのアドレスには、そのアドレスに対応するデータパタ-ン、波形、クロック種、周期、タイミングに対する適正な遅延量を表すタイミング補正デ-タを格納している。
請求項（抜粋）：
与えたテストデータパタ-ンに対する被試験半導体集積回路の出力を期待値と比較する半導体集積回路の試験装置であって、テストデータのパタ-ンを生成するテストパタ-ン生成手段と、供給されるテストデータの波形成形を行う波形成形手段と、波形成形されたテストデータを遅延させる可変遅延回路と、遅延されたテストデータを出力するドライバと、被試験半導体集積回路の出力を期待値と比較するコンパレ-タと、前記波形成形手段が波形成形に用いる出力タイミングを生成するタイミング発生器と、生成された前記テストデータの列をアドレスとして入力し、当該アドレスに対応するデータとして、前記可変遅延回路の遅延量を指定するデータを前記可変遅延回路に出力するメモリ回路とを備えたことを特徴とする試験装置。
IPC (2件)：
G01R 31/28
, G06F 11/22 310
