特許

J-GLOBAL ID：200903058745894023

半導体集積回路装置

発明者： 三 田 真 二 ,  鈴 木 晃治朗 ,  黒 田 忠 広
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-042196
公開番号（公開出願番号）：特開平10-242831
出願日： 1997年02月26日
公開日（公表日）： 1998年09月11日
要約：

【要約】【課題】 対象となる集積回路の駆動電圧を制御することを可能にする。【解決手段】 ソースに第1の電源電圧が印加されるPチャネルMOSトランジスタM1と、ドレインがPチャネルMOSトランジスタのドレインに接続され、ソースに第2の電源電圧が印加されるNチャネルMOSトランジスタM2とを有し、共通に接続されたドレイン端から電圧を出力するバッファ回路12と、第1のクロック信号に同期して0から2n -1までの数を1づつカウントアップすることを繰返しカウント値を第1のnビット信号として出力するカウンタ3と、第1のnビット信号と外部から供給される第2のnビット信号とを比較し、第1の制御信号をPチャネルMOSトランジスタのゲートに出力するとともに第2の制御信号をNチャネルMOSトランジスタのゲートに出力する比較回路4とを有するデューティ比制御回路2と、バッファ回路の出力電圧を平滑化する平滑化回路14と、を有し、平滑化回路によって平滑化された電圧を出力する電圧変換回路を備えていることを特徴とする。

請求項（抜粋）：

ソースに第1の電源電圧が印加されるPチャネルMOSトランジスタと、ドレインが前記PチャネルMOSトランジスタのドレインに接続され、ソースに第2の電源電圧が印加されるNチャネルMOSトランジスタとを有し、共通に接続されたドレイン端から電圧を出力するバッファ回路と、第1のクロック信号に同期して0から2n -1までの数を1づつカウントアップすることを繰返しカウント値を第1のnビット信号として出力するカウンタと、前記第1のnビット信号と外部から供給される第2のnビット信号とを比較し、第1の制御信号を前記PチャネルMOSトランジスタのゲートに出力するとともに第2の制御信号を前記NチャネルMOSトランジスタのゲートに出力する比較回路とを有するデューティ比制御回路と、前記バッファ回路の出力電圧を平滑化する平滑化回路と、を有し、前記平滑化回路によって平滑化された電圧を出力する電圧変換回路を備えていることを特徴とする半導体集積回路装置。

IPC (3件)：

H03K 19/00 ,  H02M 3/155 ,  H03K 3/017

FI (3件)：

H03K 19/00 A ,  H02M 3/155 N ,  H03K 3/017