特許

J-GLOBAL ID：200903058780088366

キャッシュ記憶装置およびアクセス命令生成方法

発明者： 藤原 真二 ,  西井 修 ,  内山 邦男
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平6-076814
公開番号（公開出願番号）：特開平7-281957
出願日： 1994年04月15日
公開日（公表日）： 1995年10月27日
要約：

【要約】【目的】 行列演算等におけるキャッシュミスの回数を低減することが可能なキャッシュメモリを提供することにある。【構成】 データとタグを保持するメモリセル部と、アクセスデータのヒット/ミス判定回路と、各キャッシュライン毎のアクセス履歴情報を更新・保持する保持手段と、メモリ部と保持手段とを制御する制御回路とを少なくとも具備し、前記アクセス履歴情報に基づいてキャッシュラインの追い出し制御を行うセット・アソシアティブ方式のキャッシュ記憶装置において、プロセッサからの、アクセス履歴情報の更新を抑止するアクセス命令に基づいて、アクセスされたキャッシュラインのアクセス履歴情報の更新を抑止する抑止回路を具備する。

請求項（抜粋）：

データとタグを保持するメモリセル部と、アクセスデータのヒット/ミス判定回路と、各キャッシュライン毎のアクセス履歴情報を更新・保持する保持手段と、メモリ部と保持手段とを制御する制御回路とを少なくとも具備し、前記アクセス履歴情報に基づいてキャッシュラインの追い出し制御を行うセット・アソシアティブ方式のキャッシュ記憶装置において、プロセッサからの、アクセス履歴情報の更新を抑止するアクセス命令に基づいて、アクセスされたキャッシュラインのアクセス履歴情報の更新を抑止する抑止回路を具備することを特徴とするキャッシュ記憶装置。