特許

J-GLOBAL ID：200903058814512510

半導体装置及びその製造方法

発明者： 大野 圭一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平11-130316
公開番号（公開出願番号）：特開2000-323675
出願日： 1999年05月11日
公開日（公表日）： 2000年11月24日
要約：

【要約】 (修正有)【課題】 半導体メモリと論理回路とを有する半導体装置において、大容量のメモリと高い集積度の論理回路とを混載することができる半導体装置及びその製造方法を提供する。【解決手段】 半導体メモリ5と論理回路4とを有し、ビット線BLの上方に容量素子Cが形成され、基板11内の拡散層13A或いは下層配線14に接続して埋め込み金属層から成る第1の金属層28が形成され、これに接続して基板11の主面に略平行に第1の金属配線層29が形成され、これに接続して埋め込み金属層から成る第2の金属層31が形成され、容量素子Cより上層の絶縁層30上に第2の金属層31に接続して第2の金属配線層32が形成されて成る半導体装置1を構成する。

請求項（抜粋）：

メモリセル部及び周辺回路部から成る半導体メモリと、論理回路とを同一半導体基板上に混載して成る半導体装置であって、上記メモリセル部において、ビット線の上方に容量素子が形成され、上記周辺回路部及び上記論理回路部において、半導体基板内に形成された拡散層に接続して、或いは該半導体基板上の下層配線に接続して、絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金属層から成る第1の金属層が形成され、上記第1の金属層に接続して、上記半導体基板の主面に略平行に第1の金属配線層が形成され、上記第1の金属配線層に接続して、絶縁膜を貫通する接続孔内に埋め込まれた埋め込み金属層から成る第2の金属層が形成され、上記容量素子より上層の絶縁層上に上記第2の金属層に接続して、第2の金属配線層が形成されて成ることを特徴とする半導体装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/82

FI (4件)：

H01L 27/10 681 F ,  H01L 21/82 Z ,  H01L 27/10 621 C ,  H01L 27/10 681 B

Fターム (32件)：

5F064BB14 ,  5F064CC09 ,  5F064CC23 ,  5F064EE22 ,  5F064EE26 ,  5F064EE27 ,  5F064EE33 ,  5F064EE34 ,  5F064GG03 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083GA28 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083KA02 ,  5F083KA20 ,  5F083LA10 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR03 ,  5F083PR06 ,  5F083PR38 ,  5F083PR39 ,  5F083PR40 ,  5F083PR45 ,  5F083PR55 ,  5F083ZA01 ,  5F083ZA12