特許
J-GLOBAL ID：200903058817361017
フレームバッファのインタフェース制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-354259
公開番号（公開出願番号）：特開2000-235377
出願日： 1999年12月14日
公開日（公表日）： 2000年08月29日
要約：
【要約】【課題】Big-EndianとLittle-Endian間のピクセルデータ変換を行うと同時に、8ビット-1バイトと9ビット-1バイト間のピクセルデータ変換を行い得るフレームバッファのインタフェース装置を提供する。【解決手段】8ビット-1バイトのピクセルデータを伝送するPCIホストバス4と、9ビット-1バイトのピクセルデータを記憶するランバスDRAM10と、PCIホストバス4とFIFOメモリ6間に接続され、Big-EndianデータまたはシステムデータとLittle-Endianデータまたは使用者データとのデータ変換を行うバイトスワッピング/サンプリング制御器5と、FIFOメモリ6とSRAM8間に接続され、8ビット-1バイトと9ビット-1バイトのピクセルデータ変換を行うバイト変換/ビュー選択制御器7と、を備える。
請求項（抜粋）：
8ビット-1バイトのピクセルデータを伝送するPCIホストバスと9ビット-1バイトのピクセルデータを記憶するランバスDRAM間のBus-Endianが相異なピクセルデータの伝送を制御するフレームバッファのインタフェース制御装置であって、前記PCIホストバスとFIFOメモリ間に接続され、前記PCIホストバスに伝送されるBig-Endianデータと前記FIFOメモリに記憶するLittle-Endianデータ間のデータ変換及び前記PCIホストバスに伝送されるシステムデータと前記FIFOに記憶される使用者データ間のデータ変換のいずれかを行うバイトスワッピング/サンプリング制御器と、前記FIFOメモリとSRAM間に接続され、選択されたビュー選択値によって、前記FIFOメモリに記憶された8ビット-1バイトのピクセルデータの9ビット-1バイトのピクセルデータへの変換及び前記SRAMに記憶された9ビット-1バイトのピクセルデータの8ビット-1バイトのピクセルデータへの変換のいずれかを行うバイト変換/ビュー選択制御器と、前記SRAMから出力されたピクセルデータを前記ランバスDRAMに記憶させ、該ランバスDRAMに記憶されたピクセルデータを外部に出力するランバス制御器と、を備えて構成されたことを特徴とするフレームバッファのインタフェース制御装置。
IPC (2件)：
FI (2件)：
G09G 5/00 555 D
, G06F 15/64 450 E
