特許

J-GLOBAL ID：200903058823890331

不揮発性半導体メモリ

発明者： 菅原 寛
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-075134
公開番号（公開出願番号）：特開平8-273379
出願日： 1995年03月31日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】メモリセルトランジスタの一括書込み後のしきい値電圧のばらつきを最小限に抑える。【構成】タイミング制御回路7を、書込みモード時、書込み制御信号PROGを第1のレベルとした後内部クロック信号ICKを発生し、所定の時間経過後書込み制御信号PROGを第2のレベルへと変化させ、クロック停止信号CSPにより内部クロック信号ICKの発生を停止する回路とする。内部クロック信号ICKをカウントし、書込み制御信号PROGが第2のレベルへと変化した後の内部アドレス信号ADIの最終アドレス値から先頭アドレス値に切換わるタイミングでリセット信号RSTを発生し次の最終アドレスを検出するとクロック停止信号CSPを発生するカウンタ回路8を設ける。列デコーダ5はリセット信号RST発生時でも通常の列選択信号を発生する回路とする。リセット信号RSTにより書込み制御回路WA1〜WAxの出力端を接地電位とする。

請求項（抜粋）：

浮遊ゲートを有する電界効果トランジスタによりメモリセルを形成するメモリセルトランジスタ複数個を行方向,列方向にマトリクス状に配置したメモリセルアレイと、このメモリセルアレイの複数個のメモリセルトランジスタの各行それぞれと対応して設けられ対応する行の各メモリセルトランジスタの制御ゲートと接続し選択レベルのときこれらメモリセルトランジスタを選択状態とする複数のワード線と、前記複数個のメモリセルトランジスタの各列それぞれと対応して設けられ対応する列の各メモリセルトランジスタのドレインと接続する複数のビット線と、行アドレス信号に従って前記複数のワード線のうちの所定のワード線を選択レベルとする行選択回路と、前記複数のビット線を所定数本ずつの複数組に分け書込みモード時に内部アドレス信号に従ってこれら複数組それぞれの所定数本のうちの1本のビット線を選択する列選択手段と、前記所定数本1組の各ビット線それぞれと対応し順次更新されかつ巡環するアドレス値の前記内部アドレス信号を発生する内部アドレス発生回路と、前記複数のビット線の所定数本ずつの複数組それぞれと対応して設けられ前記列選択手段で選択された対応するビット線の電位を伝達されたデータにより制御すると共に伝達されたリセット信号により基準電位とする複数の書込み制御回路と、これら複数の書込み制御回路それぞれと対応して設けられて前記所定数本1組の各ビット線それぞれと対応する複数のレジスタを備えこれら複数のレジスタそれぞれに所定のタイミングで書込み用のデータを取込んでこれらデータを内部クロック信号に従って順次巡環シフトし出力端からこれらデータを順次対応する書込み制御回路に伝達する複数のシフトレジスタと、書込みモード時、前記複数のシフトレジスタへの書込み用のデータの取込みを制御し、前記内部クロック信号を発生し、所定のタイミングで前記リセット信号を発生するタイミング制御手段とを有することを特徴とする不揮発性半導体メモリ。