特許
J-GLOBAL ID：200903058826781010
半導体集積回路装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平3-040953
公開番号（公開出願番号）：特開平5-006654
出願日： 1991年02月12日
公開日（公表日）： 1993年01月14日
要約：
【要約】【目的】 大記憶容量化を図った半導体記憶回路に適した半導体集積回路装置及び動作の高速化と大記憶容量化を実現した半導体記憶回路を備えた半導体集積回路装置を提供する。【構成】 ダイナミック型メモリセルがマトリックス配置されてなるメモリマットが複数個から構成されるメモリアレイ上を延長してY選択線を配置するとともに、このY選択線と同様な構成のダミーYS線を用いてカラムリセットタイミングをモニターしてワード線のクリアタイミングの制御を行ってメモリサイクルの時間短縮を行う。選択メモリマットに対応したワードクリア回路のみを動作させて低消費電力とする。シェアードセンスアンプ方式におけるビット線選択MOSFETのゲートの選択レベルを昇圧電圧とする。しきい値電圧がチャネル幅依存性によって高くされるMOSFETに対してイオン打ち込み技術によりチャンネル表面の不純物を調整して補償を行う。
請求項（抜粋）：
ダイナミック型メモリセルがマトリックス配置されてなるメモリマットと、上記メモリマットが複数個から構成されるメモリアレイ上を延長して配置されるY選択線と、上記Y選択線と実質的にほぼ同じ配線材料でかつほぼ同じ長さからなるダミー選択線を用いて遅延回路を構成してカラムリセット信号を伝達させてワード線のリセットタイミング信号を形成するメモリ回路を備えてなることを特徴とする半導体集積回路装置。
IPC (3件)：
G11C 11/401
, H01L 27/108
, H01L 29/784
G11C 11/34 362 A
, H01L 27/10 325 R
, H01L 29/78 301 M
