特許

J-GLOBAL ID：200903058847067032

集積回路

発明者： 原口 喜行
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-204033
公開番号（公開出願番号）：特開2002-025298
出願日： 2000年07月05日
公開日（公表日）： 2002年01月25日
要約：

【要約】【課題】 メモリ-ロジック混在の集積回路では、データ用の外部入出力端子を多数設けることができないため、半導体メモリ54を効率良くテストすることができないなどの課題があった。【解決手段】 外部から入力されたnビットの外部データを同時書込回路12で拡張してm(>n)ビットとして半導体メモリ2に供給し、半導体メモリ2からの読出しにおいてはデータの一致判定結果を出力するようにしたものである。

請求項（抜粋）：

mビット(mは2以上の整数)の内部データを各内部アドレス毎に入出力する半導体メモリと、上記内部アドレスを指定して当該半導体メモリとの間で上記mビットの内部データを入出力するロジック回路と、上記半導体メモリと当該ロジック回路とが接続され、上記mビットの内部データをこれら半導体メモリと当該ロジック回路との間で伝送するためのm本の内部データ線を備える内部データバスと、上記mよりも小さいnビット(nは1以上の整数)の外部データを外部との間で入出力するためのデータ入出力端子群と、上記ロジック部とデータ入出力端子群とが接続され、上記nビットの外部データをこれらロジック部とデータ入出力端子との間で伝送するためのn本の外部データ線を備える外部データバスとを具備する集積回路において、上記外部データバスおよび内部データバスが接続され、外部データバス上のnビットのデータの少なくとも一部のビットデータを少なくとも1つの同時書込み回路にて複数の同一値のビットデータに分割してmビットのデータを生成し、これを内部データバスに対して出力するデータ書込手段と、上記各同時書込み回路と同一の複数の内部データ線および外部データ線が接続され、当該複数の内部データ線上のデータの一致判定を行うと共に、その一致判定結果を外部データ線に出力する同時書込み回路と同数の一致判定回路とを設けた集積回路。

IPC (5件)：

G11C 29/00 671 ,  G11C 29/00 675 ,  G01R 31/28 ,  G06F 12/06 521 ,  G06F 12/16 330

FI (6件)：

G11C 29/00 671 R ,  G11C 29/00 675 L ,  G06F 12/06 521 A ,  G06F 12/16 330 A ,  G01R 31/28 B ,  G01R 31/28 V

Fターム (17件)：

2G032AA07 ,  2G032AC03 ,  2G032AG01 ,  2G032AG07 ,  2G032AK14 ,  2G032AK15 ,  2G032AK19 ,  2G032AL05 ,  5B018GA03 ,  5B018HA01 ,  5B018QA13 ,  5B060MB09 ,  5L106AA15 ,  5L106DD02 ,  5L106DD06 ,  5L106EE02 ,  5L106GG02