特許

J-GLOBAL ID：200903058855048667

半導体メモリセル

発明者： 林 豊 ,  松下 孟史
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-246264
公開番号（公開出願番号）：特開平7-099251
出願日： 1993年09月07日
公開日（公表日）： 1995年04月11日
要約：

【要約】【目的】トランジスタの動作が安定しており、従来のDRAMのような大容量のキャパシタを必要とせず、情報の書き込み/読み出しを確実に行うことができ、短チャネル化することができ、あるいはセル面積を小さくすることができ、あるいは又ASIC対応の半導体メモリセルを提供する。【構成】半導体チャネル層Ch1、第1及び第2の導電ゲートG1,G2、第1及び第2の導電層L1,L2とから成る情報蓄積用トランジスタTR1、及び、半導体チャネル形成領域Ch2、第3の導電ゲートG3、第3及び第4の導電層L3,L4から成るスイッチ用トランジスタTR2、から成り、第4の導電層L4は第2の導電ゲートG2に接続され、第1の導電ゲートG1及び第3の導電ゲートG3はメモリセル選択用の第1の配線に接続され、第1の導電層L1及び第3の導電層L3はメモリセル選択用の第2の配線に接続され、第2の導電層L2は所定の電位に接続され、半導体チャネル形成領域Ch2は、書き込み/読み出し選択用配線に接続されていることを特徴とする。

請求項（抜粋）：

第1及び第2の対向する2つの主面を有する半導体チャネル層と、該半導体チャネル層の2つの主面に対向しそして第1及び第2のバリア層を介して設けられた第1及び第2の導電ゲートと、該半導体チャネル層の両端に接続された第1及び第2の導電層とから成る情報蓄積用トランジスタ、及び、第3の主面を有する半導体チャネル形成領域と、該半導体チャネル形成領域の第3の主面に対向しそして第3のバリア層を介して設けられた第3の導電ゲートと、該半導体チャネル形成領域の表面領域に設けられ且つ整流接合を形成して接する第3及び第4の導電層から成り、該第3の導電ゲートが該第3及び第4の導電層を橋渡すごとく設けられたスイッチ用トランジスタ、から成り、第4の導電層は、第2の導電ゲートに接続され、第1の導電ゲート及び第3の導電ゲートは、メモリセル選択用の第1の配線に接続され、第1の導電層及び第3の導電層は、メモリセル選択用の第2の配線に接続され、第2の導電層は0電位を含む所定の電位に接続され、半導体チャネル形成領域は、書き込み/読み出し選択用配線に接続されていることを特徴とする半導体メモリセル。

IPC (5件)：

H01L 21/8242 ,  G11C 11/405 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/108

FI (3件)：

H01L 27/10 321 ,  G11C 11/34 352 B ,  H01L 27/08 321 G