特許

J-GLOBAL ID：200903058879622445

収束時間を減少させる方法及び装置

発明者： チ エヌ. ニューエン
出願人/特許権者： エスティーマイクロエレクトロニクス,インコーポレイテッド
代理人 (1件)： 小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-238507
公開番号（公開出願番号）：特開2000-077979
出願日： 1999年08月25日
公開日（公表日）： 2000年03月14日
要約：

【要約】【課題】 精度を維持しながらデジタルフィルタにおける収束時間を減少させた方法及び装置を提供する。【解決手段】 デジタルフィルタが初期的にランされる場合に、デジタルフィルタの出力におけるエラーを減少させるためにデジタルフィルタにおける係数が調節される。調節された係数が選択したエラーレベルを満足する場合に、これらの係数はメモリ内に格納され且つデジタルフィルタがデータをフィルタ処理する。次にデジタルフィルタがランされると、格納されている係数がデジタルフィルタ内にロードされ且つ多数の繰返しがランされ、その場合に係数が調節される。次いで、エラーレベルが選択したエラーレベルと同一とすることの可能なスレッシュホールドを満足するか否かの決定が行われる。該係数がスレッシュホールドを満足する場合には、それらの係数はメモリ内に格納され且つフィルタはデータをフィルタするために使用される。

請求項（抜粋）：

デジタルフィルタにおいて通信信号を適応フィルタ処理する方法において、デジタルフィルタの1つのランに応答してデジタルフィルタを1組の係数でランさせ、1組の係数を使用してデジタルフィルタからの出力が選択したエラーレベルと等しいか否かを決定し、1組の係数を使用してデジタルフィルタからの出力が選択したエラーレベルと等しくないことの決定に応答して1組の係数を使用したデジタルフィルタからの出力が選択したエラーレベルに等しくなるまで1組の係数内において係数を調節し、格納した1組の係数を形成するためにメモリ内に1組の係数を格納し、格納した1組の係数をデジタルフィルタのその後のランに応答してメモリからデジタルフィルタ内へロードさせる、ことを特徴とする方法。

IPC (3件)：

H03H 21/00 ,  H03H 17/00 601 ,  H04B 3/06

FI (3件)：

H03H 21/00 ,  H03H 17/00 601 B ,  H04B 3/06 A