特許

J-GLOBAL ID：200903058897806936

テストパターン発生装置

発明者： 川口 郁夫 ,  稲舘 昌明 ,  菊地 修司
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-101710
公開番号（公開出願番号）：特開平6-011544
出願日： 1983年11月07日
公開日（公表日）： 1994年01月21日
要約：

【要約】【目的】 テストパターンの出力タイミングを被検査LSIに応じてプログラマブルに変えることができるパターン発生器を提供する。【構成】 メモリ部の周辺に少なくとも複数個のレジスタを有する被検査LSIに対してテストパターンを発生するテストパターン発生装置であって、上記被検査LSIの機能に応じて上記メモリをテストするため、上記被検査LSIに与えられるアドレスやデータの印加テストサイクルタイミングから上記被検査LSIの出力データが出力されるまでの遅延テストサイクル数を、該メモリテストの期待値データの出力遅延タイミングとして設定し、上記被検査LSIの出力データと該メモリテストの期待値データとが同一テストサイクル内で比較できるように期待値データの出力タイミングを調整する。【効果】 メモリ周辺に存在するロジックを意識することなく、メモリテストパターンの記述を行うことが可能となり、LSIの検査,試験の高度化,高精度化,信頼性向上,効率向上の効果がある。

請求項（抜粋）：

メモリ部の周辺に少なくとも複数個のレジスタを有する被検査LSIに対してテストパターンを発生するテストパターン発生装置において、上記被検査LSIの機能に応じて上記メモリをテストするため、上記被検査LSIに与えられるアドレス,データおよび制御データのうちの少くも1つについての印加テストサイクルタイミングから上記被検査LSIの出力データが出力されるまでの遅延テストサイクル数を、該メモリテストの期待値データの出力遅延タイミングとして設定し、上記被検査LSIの出力データと該メモリテストの期待値データとが同一テストサイクル内で比較できるように期待値データの出力タイミングを調整する手段を備えたことを特徴とするテストパターン発生装置。

引用特許：

審査官引用 (2件)

• 特開昭56-000663
  
• 特願昭58-207364
  出願番号：特願昭58-207364