特許
J-GLOBAL ID：200903058901745688
半導体素子搭載用基板の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
中前 富士男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-223469
公開番号（公開出願番号）：特開平6-053383
出願日： 1992年07月29日
公開日（公表日）： 1994年02月25日
要約：
【要約】【目的】 表面に形成される導体層と基材との結合が強固で、更には薄型化も可能で、半導体素子の熱放散も向上できる半導体素子搭載用基板の製造方法を提供する。【構成】 薄板条材10の側部にパイロット孔11を形成すると共に、その内部に、複数の連結片12によって内外が部分的に連結された分離用透孔13によって囲まれる四角形の基材14を形成し、該基材14上の特定領域に絶縁性のある接着剤16を塗布し、該接着剤16が未硬化の内に更に金属粉17を散布固着した後、該散布された金属粉17上にめっきを行って導体層18を形成し、更に、全体をレジスト膜で覆った後に、前記導体層18上に写真法によって所定のリードパターンを露光・現像した後、エッチング処理によって前記導体層18をリードパターン19に形成する。
請求項（抜粋）：
薄板条材の側部にパイロット孔を形成すると共に、その内部に、複数の連結片によって内外が部分的に連結された分離用透孔によって囲まれる四角形の基材を形成し、該基材上の特定領域に絶縁性のある接着剤を塗布し、該接着剤が未硬化の内に更に金属粉を散布固着した後、該散布された金属粉上にめっきを行って導体層を形成し、更に、全体をレジスト膜で覆った後に、前記導体層上に写真法によって所定のリードパターンを露光・現像した後、エッチング処理によって前記導体層をリードパターンに形成することを特徴とする半導体素子搭載用基板の製造方法。
IPC (3件)：
H01L 23/50
, C23C 18/18
, C23F 1/00 102
