特許
J-GLOBAL ID：200903058922710450
算術及び論理混合組合せを形成する3入力算術論理装置
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-296706
公開番号（公開出願番号）：特開平8-007083
出願日： 1994年11月30日
公開日（公表日）： 1996年01月12日
要約：
【要約】【目的】 3つの多ビット入力信号の算術及びブール混合組合せを形成する3入力算術論理装置を提供する。【構成】 算術論理装置は先ずブール組合せを形成し、次いで算術組合せを形成する。現命令は、形成される組合せを制御する機能信号F0-F7を生成する命令デコーダを駆動する。3入力算術論理装置はビット回路の集合を使用することが好ましく、各ビット回路は桁上げ伝播、生成及びキル信号を形成する。これらの信号を多レベル論理樹木回路及び桁上げ入力と共に使用して、ビット結果及び次のビット回路への桁上げ出力を発生させることができる。この構造は、現命令に基づいて3つの入力信号の選択された算術、ブール、もしくは算術及びブール混合機能の形成を可能にする。入力信号の1つに組合せが感応しないように機能信号を選択し、残余の入力信号の2つの入力機能を遂行させることができる。
請求項（抜粋）：
3入力算術論理装置において、第1の多ビット入力信号を受信する第1の入力と、第2の多ビット入力信号を受信する第2の入力と、第3の多ビット入力信号を受信する第3の入力と、上記第1、第2及び第3の入力に接続されている組合せユニットとを備え、上記組合せユニットは、上記第1、第2及び第3の入力信号の算術及びブール混合組合せである多ビット出力信号をその出力に形成することを特徴とする3入力算術論理装置。
IPC (2件)：
FI (2件)：
G06F 15/66 J
, G06F 7/00 D
