特許
J-GLOBAL ID：200903059029030936
PIC構造体及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-117168
公開番号（公開出願番号）：特開平7-321321
出願日： 1995年05月16日
公開日（公表日）： 1995年12月08日
要約：
【要約】 (修正有)【目的】縦型IGBTと駆動兼制御用MOSFETとから成るPICの寄生SCRのラッチアップを防止する。【構成】P+型半導体基板3上にN+型バッファー層4を挟んでN-型エピタキシャル層2を成長させ、これに深いP+型層40、浅いN+型層6、薄いゲート酸化膜8の上に形成したポリSiゲート7とから成るセル1をパワーの大きさに応じて複数個並列にソース電極金属層10で接続し、金属層11をコレクタ電極としたIGBT部を構成する。またソース電極21、ドレイン電極24、ゲート20とから成る駆動兼制御用MOSFETをP型ウエル15内に形成し、これを深いP+型層の環状領域13とP+型埋め込み領域12とで包囲して、IGBT領域から完全に分離することにより寄生SCRのラッチアップを防止する。尚、材料のP型とN型の選択を逆にしても同様な効果を期待できる。
請求項（抜粋）：
第2導電形の高不純物濃度の半導体基板(3)上に形成された第1導電形の低不純物濃度半導体層(2,2′,2′′)を具え、縦型のIGBT素子及び駆動兼制御回路が一体的に形成され、縦型のIGBT素子が複数の素子セル(1)を有し、各素子セル(1)が前記低不純物濃度の半導体層(2,2′,2′′)の表面から内部に向けて延在する第2導電形の深い高不純物濃度半導体領域(40)及び第2導電形の半導体領域(5)を少なくとも有し、前記駆動兼制御回路が第2導電形のウエル領域(15)に形成した第1導電形チャネルのMOSFETを少なくとも有し、これらのウエル(15)が第2導電形の各分離領域(12,13)により前記低不純物濃度半導体層(2,2′,2′′)から分離されている少なくとも1個の第1導電形の分離された低不純物濃度領域に含まれ、前記分離領域(12,13)が、第2導電形の埋込領域(12)と、前記低不純物濃度の半導体層(2,2′,2′′)の表面から埋込領域(12)まで延在すると共に前記分離された低不純物濃度領域を横方向において規定する第2導電形の高不純物濃度の環状領域(13)とを有するPIC構造体において、前記環状領域(13)及び深い高不純物濃度半導体領域(40)が、前記低不純物濃度半導体層(2,2′,2′′)の表面からほぼ同一の深さを有することを特徴とするPIC構造体。
IPC (2件)：
H01L 29/78
, H01L 27/08 331
