特許
J-GLOBAL ID：200903059049789289
制御回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
青木 朗 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-233170
公開番号（公開出願番号）：特開平5-072992
出願日： 1991年09月12日
公開日（公表日）： 1993年03月26日
要約：
【要約】【目的】 低消費電力性と入力インバータの小型化を実現しうる駆動装置の制御回路を提供するも。【構成】 複数個の単位駆動素子を有する駆動部1、該駆動部1に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域A1〜Anをそれぞれ独立に制御するシフトレジスタ手段301を含む複数個のドライバ手段31から3nで有って、該シフトレジスタ手段301を介して互いにカスケード接続されているドライバ手段31から3n、該各ドライバ手段に所定の信号を供給するデコーダ手段6及び該シフトレジスタ手段301に所定のタイミング信号を供給するタイミング発生手段5とから構成された制御回路に於いて、該ドライバ手段31から3nのそれぞれは該タイミング発生手段5と接続された制御手段306を含んでおり、該制御手段306は、該複数個のドライバ手段31から3n内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断する様に構成されている制御手段306を有する制御回路である。
請求項（抜粋）：
複数個の単位駆動素子を有する駆動部、該駆動部に於ける所定数の単位駆動素子群を含む複数に分割された所定の領域をそれぞれ独立に制御するシフトレジスタ手段を含む複数個のドライバ手段で有って、該シフトレジスタ手段を介して互いにカスケード接続されているドライバ手段、該各ドライバ手段に所定の信号を供給するデコーダ手段及び該シフトレジスタ手段に所定のタイミング信号を供給するタイミング発生手段とから構成された制御回路に於いて、該ドライバ手段のそれぞれは該タイミング発生手段と接続された制御手段を含んでおり、該制御手段は、該複数個のドライバ手段内の特定のドライバ手段が作動している間は他のドライバ手段はその作動を中断する様に構成されている事を特徴とする制御回路。
IPC (4件)：
G09G 3/20
, G02F 1/133 505
, H03K 17/00
, G09G 3/36
