特許
J-GLOBAL ID：200903059068140765
基準電圧発生回路
発明者：
出願人/特許権者：
代理人 (1件)：
藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平3-185698
公開番号（公開出願番号）：特開平5-011863
出願日： 1991年06月29日
公開日（公表日）： 1993年01月22日
要約：
【要約】【目的】 直列抵抗値を小さくすることなく、セトリングタイムを短くすることができる基準電圧発生回路を提供する。【構成】 制御回路4はアドレス生成回路3のアドレス変化に対して、クロックφSに同期してスイッチ群2にアドレッシングを行うと共に、スイッチSPをオンする。また、制御回路4はクロックφTに同期してスイッチ群1にアドレッシングを行うと共に、スイッチSPをオフする。容量CPはクロックφSに同期して所定のレベルにチャージされ、クロックφTに同期して負荷容量CLのチャージを開始する。これにより、負荷容量CLに対するセトリングタイムを短くすることができる。
請求項（抜粋）：
電圧を抵抗比によって分圧して得た各ノードに一端を接続し他端を共通に接続した複数個のスイッチからなる第1のスイッチ群と、この第1のスイッチ群の前記共通の接続端に接続された出力端子と、前記第1のスイッチ群と対をなして前記各ノードに一端を接続し他端を共通接続した第2のスイッチ群と、前記第1のスイッチ群の共通接続端と前記第2のスイッチ群の共通接続端との間に設けられた第3のスイッチと、前記第2のスイッチ群の共通接続端と接地電位との間に挿入されたプリチャージ用容量と、アドレス生成回路と、このアドレス生成回路が出力するアドレス変化に応じて前記第2のスイッチ群を制御すると共に、前記第3のスイッチをオン状態とすることにより前記アドレス生成回路が出力するアドレス変化に応じて遅延をもって前記第1のスイッチ群を制御する制御回路とを有することを特徴とする基準電圧発生回路。
IPC (2件)：
前のページに戻る
