特許

J-GLOBAL ID：200903059070852160

メモリ制御回路

発明者： 大森 重信 ,  柳田 行宏
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-205813
公開番号（公開出願番号）：特開平6-052065
出願日： 1992年08月03日
公開日（公表日）： 1994年02月25日
要約：

【要約】【目的】 メモリ制御回路に関し、読出データに誤りが検出されたときは、直ちに訂正したデータを書き込み、メモリの信頼性の向上を目的とする。【構成】 アクセス元から指定されたアドレスを保持するアドレスレジスタと、該アドレスの読出しを行った際読み出したデータを保持するデータレジスタと、読み出した該データを検査して訂正可能な誤りを訂正する誤り検出訂正回路と、該誤り検出訂正回路で誤りを検出したとき訂正したデータを再書込みする再書込制御回路と、を有し、メモリがデータ読出を行って該誤り検出訂正回路で訂正可能な誤りを検出したとき、該誤り検出訂正回路の訂正出力を該データレジスタに格納し、読み出しサイクルを終了後、再書込みサイクルを開始して同一アドレスに該データレジスタに格納した訂正データを書き込むように構成する。

請求項（抜粋）：

アクセス元から指定されたアドレスを保持するアドレスレジスタ(5) と、該アドレスの読出しを行った際読み出したデータを保持するデータレジスタ(3) と、読み出した該データを検査して訂正可能な誤りを訂正する誤り検出訂正回路(4a)と、該誤り検出訂正回路(4a)で誤りを検出したとき訂正したデータを再書込みする再書込制御回路(7) と、を有し、メモリ(6) がデータ読出を行って該誤り検出訂正回路(4a)で訂正可能な誤りを検出したとき、該誤り検出訂正回路(4a)の訂正出力を該データレジスタ(3) に格納し、読み出しサイクルを終了後、再書込みサイクルを開始して同一アドレスに該データレジスタに格納した訂正データを書き込むことを特徴とするメモリ制御回路。