特許

J-GLOBAL ID：200903059071145530

連続クロック禁止回路

発明者： 稲村 勝
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-281685
公開番号（公開出願番号）：特開平6-130128
出願日： 1992年10月20日
公開日（公表日）： 1994年05月13日
要約：

【要約】【目的】 禁止可能な連続するSETクロックまたはRESETクロックの間隔を小さくする。【構成】 SETクロック、RESETクロックがそれぞれ入力端子I1 ,I2に、時間的に交互に入力されたとき、それらのクロックを通過させ、SETまたはRESETクロックの一方が時間的に連続して入力されたときは、その連続する最初のクロックを通過させ、後続のクロックの通過を禁止する。禁止可能なSETまたはRESETクロックの最少間隔tmin ′=t4 +tW となる。t4 はFFがリセットされてからQ^出力が反転するまでの遅延時間、t1 は差動バッファの遅延時間である。差動バッファB2 の入力端に遅延回路DLを挿入し、その遅延時間τをほゞ前記t4 に設定すれば、tmin ′′≒tW となり、理想的な性能となる。なお、差動バッファB1 は省略してもよい。

請求項（抜粋）：

第1系列のクロックがそれぞれ入出力する第1入力端子I1及び第1出力端子O1 を有し、前記第1系列のクロックの伝送を制御する第1クロック伝送回路と、第2系列のクロックがそれぞれ入出力する第2入力端子I2及び第2出力端子O2 とを有し、前記第2系列のクロックの伝送を制御する第2クロック伝送回路とより成り、前記第1,第2系列のクロックがそれぞれ前記第1,第2入力端子I1 ,I2に、時間的に交互に入力されたとき、それらのクロックを通過させて、前記第1,第2出力端子O1 ,O2 にそれぞれ供給し、前記第1または第2系列のクロックの一方が時間的に連続して入力されたとき、その連続する最初のクロックを通過させ、後続するクロックの通過を阻止して、前記第1または第2出力端子O1またはO2 にそれぞれ供給する連続クロック禁止回路において、前記第1,第2クロック伝送回路が、第2バッファB2 -2入力アンドゲート(一方の入力端子が第2バッファB2の出力に接続される)より成る縦続回路を前記第1(第2)入力端子I1 (I2)と第1(第2)出力端子O1 (O2 )との間に接続し、データ入力端子がHまたはLレベルに設定されたフリップフロップ回路FFのクロック端子CKに、前記第1クロック入力端子I1 の出力を第3バッファB3を通じて接続し、そのフリップフロップ回路FFの出力を前記アンドゲートの他方の入力端子に接続し、前記第1(第2)クロック伝送回路の前記第3バッファB3 の出力を、前記第2(第1)クロック伝送回路の前記フリップフロップ回路FFのリセット端子Rに接続して構成されることを特徴とする、連続クロック禁止回路。