PLLを用いた回路ブロック接続方法および半導体集積回路接続方法

発明者： , , , , ,
出願人/特許権者：
代理人 (1件)：作田康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-160556
公開番号（公開出願番号）：特開2000-347764
出願日： 1999年06月08日
公開日（公表日）： 2000年12月15日
要約：

【要約】【課題】同一クロックにて動作するLSI間のデータ転送に関して問題となる、LSIプロセスばらつき、電源電圧変動、および周囲温度変化等に起因するLSI出力データの遅延変動のばらつきを低減すること。【解決手段】PLL入力部への帰還経路を、クロック分配回路11と、PLL帰還クロック出力バッファ21と、PLL帰還ループ配線22と、PLL帰還クロック入力バッファ20とで構成し、一方、データ伝達経路を、クロック分配回路11から出力されたクロックで同期し次段のLSIに出力するデータ出力バッファ8と、データを次段のLSIに伝達させるデータ配線14とで構成する。

請求項（抜粋）：

PLLにシステムクロックを入力し該PLLを用いて位相を調整するクロック供給回路を備えた複数の回路ブロックの接続方法において、上記PLL出力から該PLL帰還クロック入力部への帰還経路を、上記PLL出力のクロックを分配するクロック分配回路と、上記クロック分配回路から出力されたPLL帰還クロックをバッファリングするPLL帰還クロック出力バッファと、上記PLL帰還クロックを帰還ループさせるPLL帰還ループ配線と、上記PLL帰還ループ配線を伝達してきた上記PLL帰還クロックを上記PLL帰還入力部に入力するPLL帰還クロック入力バッファとで構成し、上記システムクロックで取り込んだデータを処理し次段の回路ブロックに出力する該データの伝達経路を、上記処理後のデータを上記クロック分配回路から出力されたクロックで同期し次段の回路ブロックに出力するデータ出力バッファと、上記データを上記次段の回路ブロックに伝達させるデータ配線とで構成したことを特徴とする回路ブロック接続方法。

IPC (3件)：

G06F 1/10 , H03L 7/06 , H04L 7/033

FI (3件)：

G06F 1/04 330 A , H03L 7/06 A , H04L 7/02 B

Fターム (21件)：

5B079BA20 , 5B079BB10 , 5B079BC03 , 5B079CC14 , 5B079DD08 , 5B079DD13 , 5B079DD20 , 5J106AA04 , 5J106DD05 , 5J106DD11 , 5J106FF07 , 5J106KK13 , 5J106KK14 , 5K047AA06 , 5K047AA08 , 5K047GG03 , 5K047GG09 , 5K047GG11 , 5K047MM36 , 5K047MM46 , 5K047MM47

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