特許

J-GLOBAL ID：200903059083577010

記憶装置

発明者： 古谷 信雄
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平5-248824
公開番号（公開出願番号）：特開平7-078489
出願日： 1993年09月08日
公開日（公表日）： 1995年03月20日
要約：

【要約】【目的】 ROM、マルチポートRAM等のシングルデータの読出しを行う半導体記憶装置において、ビット線の充放電に伴う消費電力を削減する。【構成】 メモリセルが接続される全ビット線B0〜Bnおよびダミーメモリセルが接続される全ダミービット線BDの初期電位をトランジスタ6により接地レベルに設定し、データが読出されるビット線およびこのビット線と対をなすダミービット線の1組のみをチャージトランジスタ5により選択的にチャージし、このビット線間の電位差を差動増幅回路18により増幅し読出しを行う。

請求項（抜粋）：

複数のビット線と、一端が第1の基準電位に接続されるか解放状態かにより論理1または0を記憶し他端が前記ビット線に接続されたトランジスタ素子からなる複数のメモリセルと、ダミービット線と、前記メモリセルのトランジスタ素子とはコンダクタンスが異なり一端が前記第1の基準電位に接続され他端が前記ダミービット線に接続されたトランジスタ素子からなる複数のダミーセルと、前記ビット線の全て及び前記ダミービット線を前記第1の基準電位にリセットする手段と、このリセット後に外部指令により選択された1つのビット線とダミービット線とを第2の基準電位に充電する手段と、この充電後の選択ビット線とダミービット線との電位差を増幅する増幅手段とを含むことを特徴とする記憶装置。

IPC (4件)：

G11C 17/18 ,  G11C 11/409 ,  G11C 11/41 ,  G11C 16/06

FI (4件)：

G11C 17/00 306 A ,  G11C 11/34 353 F ,  G11C 11/40 B ,  G11C 17/00 520 C

引用特許：

審査官引用 (4件)

• 特開昭58-006591
  
• 特開昭53-048425
  
• 特開平4-060991
  
• 特開平2-076259