特許

J-GLOBAL ID：200903059102027817

出力バッファ回路

発明者： 福間 靖晃
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 木村 満
公報種別：公開公報
出願番号（国際出願番号）：特願2003-129854
公開番号（公開出願番号）：特開2004-336407
出願日： 2003年05月08日
公開日（公表日）： 2004年11月25日
要約：

【課題】エンファシス処理をオンしたときとオフしたときとにおける駆動能力の整合性を良好にする。【解決手段】プリエンファシス出力回路11は、エンファシス処理をオン、オフし、データd1の波形整形を行う。レベル比較回路12,13は、エンファシス処理がオンしたときのビット信号S2の信号レベル、オフしたときの信号レベルを、それぞれ、参照電圧V1,V2と比較する。判定部14は、レベル比較回路12,13の比較結果に基づいてエンファシス処理がオンしたときとオフしたときとのビット信号S2の信号レベルのレベル差を判別し、両信号レベルが一致しなければ、一致するように制御信号S4,S5の信号レベルを設定する。判定部14は、プリエンファシス出力回路11にこの制御信号S4,S5の信号レベルを出力し、プリエンファシス出力回路11の駆動能力を制御する。【選択図】 図1

請求項（抜粋）：

信号のエンファシス処理を行い、当該処理を行った出力信号を伝送路に出力する出力バッファ回路において、 所定の駆動能力で、前記エンファシス処理をオンして前記出力信号の波形強調処理を行い、前記エンファシス処理をオフして前記波形強調処理を停止させるエンファシス処理部と、 前記エンファシス処理部から前記伝送路を介して伝送された伝送信号の信号レベルを参照し、前記エンファシス処理部が前記エンファシス処理をオンしたときの信号レベルとオフしたときの信号レベルとを比較するレベル比較部と、 前記レベル比較部の比較結果に基づいて、前記エンファシス処理部がエンファシス処理をオンしたときの前記伝送信号の信号レベルとオフしたときの前記伝送信号の信号レベルとのレベル差を判別し、判別したレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御する駆動能力制御部と、を備えた、 ことを特徴とする出力バッファ回路。

IPC (2件)：

H03K19/0175 ,  H04L25/02

FI (2件)：

H03K19/00 101F ,  H04L25/02 S

Fターム (20件)：

5J056AA04 ,  5J056BB12 ,  5J056BB38 ,  5J056CC05 ,  5J056CC09 ,  5J056DD13 ,  5J056DD29 ,  5J056EE07 ,  5J056EE15 ,  5J056FF07 ,  5J056GG07 ,  5J056GG08 ,  5J056GG13 ,  5J056KK01 ,  5K029AA03 ,  5K029AA11 ,  5K029CC01 ,  5K029DD28 ,  5K029FF01 ,  5K029GG07