特許

J-GLOBAL ID：200903059103801052

半導体装置

発明者： 松田 秀雄 ,  藤原 隆 ,  吉田 武臣
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-208050
公開番号（公開出願番号）：特開2002-064200
出願日： 1989年10月03日
公開日（公表日）： 2002年02月28日
要約：

【要約】【課題】第3及び第4の層をパターニングするときのファインコントロールを可能にして特性のバラツキをなくした半導体装置を提供する。【解決手段】第1導電型基板21と、第1導電型基板21の一面に形成された第2導電型の第1の層22と、第2導電型の第1の層22に形成された第1導電型の第2の層23と、第1導電型基板21の他面に選択的に形成された第1導電型の第3の層24と、第1導電型基板21の他面に、5μm乃至20μmの厚さで形成された第2導電型の第4の層25と、第3の層24及び第4の層25にロー材を用いることなしに、堆積法によって形成された電極とを具備し、第1の層22及び第3の層24の厚さは、第4の層25の厚さよりも大きい。

請求項（抜粋）：

第1導電型基板と、該第1導電型基板の一面に形成された第2導電型の第1の層と、該第2導電型の第1の層に形成された第1導電型の第2の層と、前記第1導電型基板の他面に選択的に形成された第1導電型の第3の層と、前記第1導電型基板の他面に、5μm乃至20μmの厚さで形成された第2導電型の第4の層と、前記第3の層及び前記第4の層にロー材を用いることなしに、堆積法によって形成された電極と、を具備し、前記第1及び第3の層の厚さは、前記第4の層の厚さよりも大きいことを特徴とする半導体装置。

IPC (2件)：

H01L 29/744 ,  H01L 29/74

FI (3件)：

H01L 29/74 C ,  H01L 29/74 W ,  H01L 29/74 X

Fターム (5件)：

5F005AB02 ,  5F005AF02 ,  5F005AH01 ,  5F005AH03 ,  5F005BA01

引用特許：

審査官引用 (2件)

• 特許第3226528号
  
• 特許第3226528号