特許
J-GLOBAL ID：200903059117025365
半導体基板の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
中島 洋治 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-307418
公開番号（公開出願番号）：特開平6-163341
出願日： 1992年11月18日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】 張り合わせSOI基板の製造方法に関し,素子基板のオーバーハング量の少ない製造方法を実現すると共に,基板周辺部からのゴミの発生を減少させて,基板周辺部の膜質の向上および歩留まりの向上を実現する。【構成】 半導体から成る支持基板1と,半導体から成り,絶縁膜3で覆われた素子基板2とを張り合わせて張り合わせ基板を形成する。素子基板2と同じ材質の半導体膜4で張り合わせ基板全体を覆う。張り合わせ基板を構成する素子基板2を所定の厚さになるまで研磨する。選択的に半導体膜4をエッチング除去する。仕上げ研磨後,素子基板2の周辺部に残置された絶縁膜3をエッチング除去する。
請求項（抜粋）：
半導体から成る支持基板と,半導体から成り,絶縁膜で覆われた素子基板とを張り合わせて張り合わせ基板を形成する工程と,張り合わせ基板を構成する素子基板を所定の厚さになるまで研磨する工程とを含む張り合わせSOI基板の製造方法であって,素子基板の研磨前に,素子基板と同じ材質の半導体膜で張り合わせ基板全体を覆うことを特徴とする半導体基板の製造方法。
IPC (3件)：
H01L 21/02
, H01L 21/304 321
, H01L 27/12
