特許
J-GLOBAL ID：200903059147897502
半導体記憶装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-271748
公開番号（公開出願番号）：特開平6-125055
出願日： 1992年10月09日
公開日（公表日）： 1994年05月06日
要約：
【要約】【目的】この発明は、メモリセル面積を縮小し高密度に集積化が可能な半導体記憶装置の製造方法を提供することを目的とする。【構成】この発明の半導体記憶装置の製造方法は、第1および第2の半導体基板の少なくとも一方上に第1の半導体基板と実質的にエッチング特性の異なる第1の膜と第1の半導体基板と実質的にエッチング特性の等しい第2の膜とを交互に積層する工程と、第1の半導体基板上にこの両半導体基板間の第1の膜と第2の膜とが合計して3層以上になるように第2の半導体基板を接着する工程と、第2の半導体基板を必要な厚さになるまで薄くする工程と、第2の半導体基板上の所定の位置に異方性エッチングにより第1の半導体基板に達するトレンチを開孔する工程と、異方性エッチングで第1の膜を選択的にエッチングして第2の膜よりも後退させる工程とを具備し、上記の目的を達成することが出来る。
請求項（抜粋）：
第1の半導体基板および第2の半導体基板の少なくとも一方上に上記第1の半導体基板と実質的にエッチング特性の異なる第1の膜と上記第1の半導体基板と実質的にエッチング特性の等しい第2の膜とを交互に積層する工程と、上記第1の半導体基板上に該第1の半導体基板と上記第2の半導体基板間の第1の膜と第2の膜とが合計して3層以上になるように上記第2の半導体基板を接着する工程と、上記第2の半導体基板を必要な厚さになるまで薄くする工程と、上記第2の半導体基板上の所定の位置に異方性エッチングにより上記第2の半導体基板,上記第1の膜,上記第2の膜を貫通して上記第1の半導体基板に達するトレンチを開孔する工程と、上記異方性エッチングで上記第1の膜を選択的にエッチングして上記第2の膜よりも後退させる工程と、を具備することを特徴とする半導体記憶装置の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/316
, H01L 27/04
H01L 27/10 325 D
, H01L 21/94 A
