特許

J-GLOBAL ID：200903059166564140

高速アダマール変換器

発明者： 高野 道明 ,  田近 寿夫
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-087335
公開番号（公開出願番号）：特開平6-301711
出願日： 1993年04月14日
公開日（公表日）： 1994年10月28日
要約：

【要約】【目的】 ハードウェア規模を増大しないで高速アダマール変換を実現する。【構成】 4ビット8次元入力ベクトルxの成分データ系列100をシフトレジスタ11で7ビットの8段でシフト操作を施した各段の出力データ101〜108に対し、1段目の加/減算器21と31で所定の1ビット加減算を施した出力データ201〜208を2段目の加/減算器22と32でさらに所定の1ビット加減算を施した出力データ301〜308を3段目の加/減算器23と33でさらにまた所定の1ビット加減算を施し、8次元出力ベクトルyの各成分データy1 〜y8 として出力する。各段目とも最下位ビットのタイミングでリセット/セットをしパイプライン処理をする。【効果】 この発明のパイプライン処理変換方式は、従来の並列処理変換方式に比べ約1/6のハードウェア規模で済み、標準ゲート構成時の実装面積縮小化やチップ化時のゲート数軽減による低消費電力化を図れる。

請求項（抜粋）：

量子化ビット数pのn次元入力ベクトル成分データ系列で最下位からのビット直列入力をし、n段の縦続接続で各段当たり少なくともpビットのシフト操作を施し、各段ごとに出力データを生成するシフトレジスタと、該シフトレジスタの各段からn個の各出力データに対し、log2 n段の各段目をn個で構成し、まず1段目で所定の1ビット加減算を施した後、各段目からn個の各出力データを次段目の入力としてさらに所定の1ビット加減算を繰返し、log2 n段目からn個のn次元出力ベクトルの各成分データとして出力し、各段目とも最下位ビットのタイミングでリセット/セットをしてパイプライン処理をするn×log2 n個の1ビット加/減算器とを備える高速アダマール変換器。