特許
J-GLOBAL ID：200903059182976180
設計ルールチェック装置
発明者：
出願人/特許権者：
代理人 (1件)：
須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-324413
公開番号（公開出願番号）：特開平7-182399
出願日： 1993年12月22日
公開日（公表日）： 1995年07月21日
要約：
【要約】【目的】 2次元的に設計ルールの異なる領域(部分)を有する配線回路などに対して、1回の設計ルールチェックで全配線回路について所要のチェック処理を行い得る設計ルールチェック装置の提供を目的とする。【構成】 設計データ保持部1、設計ルール保持部2、設計ルールチェック演算部3、チェック結果保持部4およびチェック結果表示部4を具備して成る設計ルールチェック装置において、前記設計ルール保持部2を互いに独立した複数の異なる設計ルール保持部9.10で構成し、かつ独立した各設計ルール9,10の有効範囲を設計データ6上に設定した領域7,8ごとに割り当て、前記設定領域7,8ごとを割り当てられた設計ルール9,10でチェック処理する構成としたことを特徴とする。
請求項（抜粋）：
設計データ保持部、設計ルール保持部、設計ルールチェック演算部、チェック結果保持部およびチェック結果表示部を具備して成る設計ルールチェック装置において、前記設計ルール保持部を互いに独立した複数の異なる設計ルール保持部で構成し、かつ独立した各設計ルールの有効範囲を設計データ上に設定した領域ごとに割り当て、前記設定領域ごとを割り当てられた設計ルールでチェック処理する構成としたことを特徴とする設計ルールチェック装置。
IPC (2件)：
FI (2件)：
G06F 15/60 310
, G06F 15/60 370 A
