特許

J-GLOBAL ID：200903059354102560

半導体装置およびその製造方法

発明者： 佐藤 夏樹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平4-057106
公開番号（公開出願番号）：特開平5-226583
出願日： 1992年02月07日
公開日（公表日）： 1993年09月03日
要約：

【要約】【目的】 半導体基板の主表面に形成されるスタック型容量部を有するDRAMにおいて、微細化されても必要とする容量が得られるようにする。【構成】 p型半導体基板1上に、n+ 拡散層2、ゲート電極4、フィールド酸化膜5を形成し、全体を第1の絶縁膜6で被覆した後、その上に表面が平坦になされた第2絶縁膜7bを形成する。コンタクト孔を開口し多結晶シリコン膜を堆積した後、エッチングマスクを介して異方性エッチングを施して第1の電極(その1)9を形成するとともに第2の絶縁膜7bに溝を形成する。薄膜多結晶シリコン膜10aを堆積し[(a)図]、エッチバックしてサイドウォール状の第1の電極(その2)10を形成する[(b)図]。その後、誘電体膜11、第2の電極12、第3の絶縁膜13、ディジット線14を形成する[(c)図]。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板の表面領域内に形成されたソース・ドレイン領域と、前記半導体基板上を覆う層間絶縁膜と、前記層間絶縁膜に形成されたコンタクト孔を介して前記ソース・ドレイン領域のいずれか一方と接触している第1の電極と、前記第1の電極の表面を覆う誘電体膜と、前記誘電体膜を介して前記第1の電極と対向して設けられた第2の電極と、を具備する半導体装置において、前記第1の電極が、下端がソース・ドレイン領域のいずれか一方と接触している垂直柱部分と、中央部が前記垂直柱部分の上端に接続されている水平部分と、上端部が前記水平部分の端面に接続された垂下体部分と、から構成されていることを特徴とする半導体装置。

IPC (2件)：

H01L 27/04 ,  H01L 27/108

引用特許：

審査官引用 (3件)

• 特開平3-263371
  
• 特開平4-058559
  
• 特開平3-077365