特許

J-GLOBAL ID：200903059370251690

半導体集積回路の製造方法

発明者： 菅野 道博
出願人/特許権者： ソニー株式会社
代理人 (1件)： 山本 孝久
公報種別：公開公報
出願番号（国際出願番号）：特願2005-045629
公開番号（公開出願番号）：特開2006-237070
出願日： 2005年02月22日
公開日（公表日）： 2006年09月07日
要約：

【課題】製造時、メモリアレイ部を構成するFETに損傷が発生し難い半導体集積回路の製造方法を提供する。【解決手段】N型及びP型FET120B,120Aから成るロジック部、並びに、N型及びP型FET20B,20Aから成るメモリアレイ部から構成された半導体集積回路の製造方法は、ロジック部及びメモリアレイ部を構成するN型及びP型FETを形成した後、全面に、引張り応力を有する第1の絶縁膜31、第2の絶縁膜32を順次形成し、ロジック部を構成するP型FET120Aの領域上の第2の絶縁膜32及び第1の絶縁膜31を選択的に除去し、次いで、全面に圧縮応力を有する第3の絶縁膜33を形成した後、ロジック部を構成するN型FET120Bの領域上の第3の絶縁膜33、並びに、メモリアレイ部を構成するN型及びP型FET20B,20Aの領域上の第3の絶縁膜33を選択的に除去する工程を具備する。【選択図】 図9

請求項（抜粋）：

Nチャネル型電界効果トランジスタ及びPチャネル型電界効果トランジスタから成るロジック部、並びに、Nチャネル型電界効果トランジスタ及びPチャネル型電界効果トランジスタから成るメモリアレイ部から構成された半導体集積回路の製造方法であって、 (A)ロジック部を構成するNチャネル型電界効果トランジスタ及びPチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース/ドレイン領域、並びに、メモリアレイ部を構成するNチャネル型電界効果トランジスタ及びPチャネル型電界効果トランジスタのゲート部、チャネル形成領域及びソース/ドレイン領域を、半導体基板に形成する工程と、 (B)全面に、引張り応力を有する第1の絶縁膜を形成し、該第1の絶縁膜上に第2の絶縁膜を形成する工程と、 (C)ロジック部を構成するPチャネル型電界効果トランジスタの領域上の第2の絶縁膜及び第1の絶縁膜を選択的に除去する工程と、 (D)全面に、圧縮応力を有する第3の絶縁膜を形成する工程と、 (E)ロジック部を構成するNチャネル型電界効果トランジスタの領域上の第3の絶縁膜、並びに、メモリアレイ部を構成するNチャネル型電界効果トランジスタ及びPチャネル型電界効果トランジスタの領域上の第3の絶縁膜を選択的に除去する工程、 を具備することを特徴とする半導体集積回路の製造方法。

IPC (5件)：

H01L 27/11 ,  H01L 21/824 ,  H01L 27/10 ,  H01L 27/088 ,  H01L 21/823

FI (3件)：

H01L27/10 381 ,  H01L27/10 481 ,  H01L27/08 102A

Fターム (28件)：

5F048AA07 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB01 ,  5F048BC06 ,  5F048DA23 ,  5F083BS05 ,  5F083BS17 ,  5F083BS27 ,  5F083HA02 ,  5F083JA56 ,  5F083NA01 ,  5F083PR06 ,  5F083PR21 ,  5F083PR36 ,  5F083PR42 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR46 ,  5F083PR52 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083PR56