特許
J-GLOBAL ID：200903059377381068
相補型MOS半導体の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 弘男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-011087
公開番号（公開出願番号）：特開平10-209294
出願日： 1997年01月24日
公開日（公表日）： 1998年08月07日
要約：
【要約】【課題】 p-nゲートのCMOSにおいて、従来技術の場合に発生するpMOSゲート初期耐圧不良とnMOSFETのsubthreshold特性異常を同時に解決する方法を提供することである。【解決手段】 半導体基板の一主面上に形成されたゲート絶縁膜上に第1のアモルファスシリコンを成膜する工程と、前記第1のアモルファスシリコン表面に1nm程度の酸化膜を形成する工程と、前記酸化膜上に第2のアモルファスシリコンを成膜する工程と、熱処理を施すことで前記第1と第2のアモルファスシリコンを結晶化する工程と、前記第1のアモルファスシリコンと前記第2のアモルファスシリコンをゲート電極とし、nMOSFET領域にはn型不純物を、pMOSFET領域にはp型不純物をイオン注入で導入する工程と、前記n型不純物と前記p型不純物を短時間ランプアニールで活性化する工程とを含むことを特徴とする。
請求項（抜粋）：
(1)半導体基板の一主面上にゲート絶縁膜を形成する工程と、(2)前記ゲート絶縁膜上に第1のアモルファスシリコンを成膜する工程と、(3)前記第1のアモルファスシリコン表面に1nm程度の酸化膜を形成する工程と、(4)前記酸化膜上に第2のアモルファスシリコンを成膜する工程と、(5)熱処理を施すことで前記第1と第2のアモルファスシリコンを結晶化する工程と、(6)前記第1のアモルファスシリコンと前記第2のアモルファスシリコンをゲート電極とし、nMOSFET領域にはn型不純物を、pMOSFET領域にはp型不純物をイオン注入で導入する工程と、(7)前記n型不純物と前記p型不純物を短時間ランプアニールで活性化する工程と、を含むことを特徴とする相補型MOS半導体装置の製造方法。
IPC (2件)：
H01L 21/8238
, H01L 27/092
