特許
J-GLOBAL ID：200903059383185670
耐ノイズ,高速引込形ディスプレイ用位相同期回路
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-094135
公開番号（公開出願番号）：特開平7-302072
出願日： 1994年05月06日
公開日（公表日）： 1995年11月14日
要約：
【要約】【目的】位相同期回路の耐ノイズ性を向上し、かつ、引込時間の短縮化を図る。【構成】位相同期回路(PLL)15,16,43,17,18,19,20において、3状態出力式ディジタル位相検波器15の出力にロックアウト検出手段55が接続され、その出力によって、スイッチ49が“ON”/“OFF”制御される。ロックアウト検出手段の出力54′がロックアウト状態を指示している期間は、PLLのループゲインが増大され、引込時間が短縮化される。残余の期間、即ち、定常状態においては、ループゲインが低減され、耐ノイズ性が向上される。【効果】位相同期回路の耐ノイズ性が向上され、かつ、引込時間の短縮化が達成される。
請求項（抜粋）：
少く共、位相検波器、ループフィルタ、及び電圧制御発振器を備えてなる位相同期回路(PLL)において、該位相同期回路のロックアウト状態を検出するためのロックアウト検出手段を備え、該PLLのループゲインを増減するためのループゲイン切替手段を備え、該ロックアウト検出手段の入力は少く共該位相検波器の出力に接続され、該ロックアウト検出手段の出力は、該ループゲイン切替手段を制御するように接続され、該ロックアウト検出手段の出力が、ロックアウト指示状態を示す間中、該ループゲイン切替手段をループゲイン増大側に切り替え、残余の期間中、ループゲイン減小側に切り替えてなるディスプレイ用位相同期回路。
IPC (2件)：
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