特許

J-GLOBAL ID：200903059425323458

集積回路のレイアウト設計方法

発明者： 若木 恵介
出願人/特許権者： エヌイーシーマイクロシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-106088
公開番号（公開出願番号）：特開2001-291775
出願日： 2000年04月07日
公開日（公表日）： 2001年10月19日
要約：

【要約】【課題】電源ノイズを効果的に減少すると共に、半導体チップ面積の増加を低減することが可能な集積回路のレイアウト設計方法を提供する。【解決手段】ステップS5において、回路ブロックの出力端子に接続する負荷容量と、立上がり及び立下がり時間とを参照して、回路ブロックで発生する電源ノイズを算出し電源ノイズ情報として出力し、ステップS6において、電源ノイズ情報と、ノイズ・バイパス容量テーブル13を参照して、所定の電源ノイズレベル以下にするためのバイパス容量をノイズ・バイパス容量テーブル13から選択する。

請求項（抜粋）：

複数の回路ブロックと、これら回路ブロックに接続する電源配線及び接地配線とを含む集積回路のレイアウト設計方法であって、前記複数の回路ブロックを配置し、前記複数の回路ブロック間の配線と前記電源配線及び前記接地配線の配線を行う第1の配置・配線工程と、前記複数の回路ブロック間の配線容量を含む前記回路ブロックの負荷容量を抽出する負荷容量抽出工程と、前記回路ブロックの入力電圧の立上がり時間及び立下がり時間を算出する立上がり時間及び立下がり時間算出工程と、前記負荷容量抽出工程で抽出された前記負荷容量と、前記立上がり時間及び立下がり時間算出工程で算出された前記入力電圧の立上がり時間及び立下がり時間を参照して、前記回路ブロックで発生し、前記電源配線または前記接地配線を伝達する電源ノイズの算出を行う電源ノイズ算出工程と、前記入力電圧の立上がり時間及び立下がり時間と、前記負荷容量と、前記電源配線及び前記接地配線間に接続されるバイパス容量とを含む条件から定まる前記電源ノイズである基本電源ノイズのデータが格納されている電源ノイズ・バイパス容量テーブルを生成する電源ノイズ・バイパス容量テーブル生成工程と、前記電源ノイズ算出工程で算出された前記電源ノイズと、前記電源ノイズ・バイパス容量テーブルを参照して、前記電源ノイズを所定値以下にするために必要な前記バイパス容量を前記電源ノイズ・バイパス容量テーブルから選択するバイパス容量選択工程と、前記バイパス容量選択工程で選択された前記バイパス容量を、前記電源配線と前記接地配線間に配置する第2の配置・配線工程と、を備えることを特徴とする集積回路のレイアウト設計方法。

IPC (5件)：

H01L 21/82 ,  G06F 17/50 658 ,  G06F 17/50 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

G06F 17/50 658 V ,  G06F 17/50 658 A ,  H01L 21/82 C ,  H01L 27/04 H

Fターム (41件)：

5B046AA08 ,  5B046BA06 ,  5B046JA03 ,  5B046JA05 ,  5B046JA10 ,  5F038AC03 ,  5F038AC05 ,  5F038AC08 ,  5F038AC17 ,  5F038BE09 ,  5F038BH03 ,  5F038BH19 ,  5F038CA02 ,  5F038CA17 ,  5F038CD13 ,  5F038CD14 ,  5F038DF04 ,  5F038DF05 ,  5F038DF11 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20 ,  5F064BB05 ,  5F064BB06 ,  5F064BB07 ,  5F064BB09 ,  5F064BB13 ,  5F064BB15 ,  5F064BB19 ,  5F064BB26 ,  5F064BB27 ,  5F064BB28 ,  5F064CC23 ,  5F064DD02 ,  5F064DD05 ,  5F064EE02 ,  5F064EE08 ,  5F064EE43 ,  5F064EE45 ,  5F064HH06 ,  5F064HH09