特許

J-GLOBAL ID：200903059430600745

半導体集積回路の製造方法及び半導体集積回路

発明者： 藤岡 伸也 ,  田口 眞男
出願人/特許権者： 富士通株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-007074
公開番号（公開出願番号）：特開平7-211869
出願日： 1994年01月26日
公開日（公表日）： 1995年08月11日
要約：

【要約】【目的】外部電源電圧を降圧する降圧回路を内蔵して構成される半導体集積回路、例えば、DRAMに関し、外部電源電圧について5V品とする場合においても、3.3V品とする場合においても、同一の電流供給能力を有し、動作速度及び内部電源電圧の安定性を図ることができる降圧回路を簡単に作り分ける。【構成】5V品とする場合には、ヒューズ36を切断し、レギュレータ・トランジスタとして、pMOSトランジスタ3のみが駆動されるようにし、3.3V品とする場合には、ヒューズ36を切断せず、レギュレータ・トランジスタとして、pMOSトランジスタ3、4が駆動されるようにする。

請求項（抜粋）：

第1の被制御電極同士を接続され、外部から供給される外部電源電圧が第2の被制御電極に供給される場合には、制御電極の電圧を制御されることにより、前記外部電源電圧を降圧してなる降圧電圧を前記第1の被制御電極に得ることができる第1、第2のトランジスタを形成する工程と、前記外部電源電圧が第1の電圧値を有するシステムで使用する場合には、前記第1のトランジスタが駆動し、前記第2のトランジスタは駆動しないようにし、前記外部電源電圧が前記第1の電圧値より低い第2の電圧値を有するシステムで使用する場合には、前記第1、第2のトランジスタが駆動するようにする工程とを含んでいることを特徴とする半導体集積回路の製造方法。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  G11C 11/407 ,  H01L 21/82

FI (4件)：

H01L 27/04 D ,  G11C 11/34 354 F ,  H01L 21/82 S ,  H01L 27/04 M