特許

J-GLOBAL ID：200903059434310679

FIFOメモリ制御回路

発明者： 湖本 英治
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平7-280709
公開番号（公開出願番号）：特開平9-128959
出願日： 1995年10月27日
公開日（公表日）： 1997年05月16日
要約：

【要約】【課題】 自動的に外部回路に読み出し要求、書き込み要求を行う。【解決手段】 WC端子がアクティブになり、入力データs1を介して、ライトアドレスカウンタ2はRAM回路1に対する書き込みアドレスを1ずつインクリメントする。RAM回路1へデータが書き込まれる度に、データストアカウンタ4もインクリメントを実行し、常にRAM回路1に記憶されている有効データ数を示している。データストアカウンタ4の値s10がデータリミットレジスタ11の値s11よりも大きくなった時点で、減算器12により大小比較の出力端子Cがアクティブとなり、外部RREQを介して、外部に対して、RAM回路1中の有効データが所望の個数を越えたことによる読み出しの要求をする。外部回路は、RC端子をアクティブにして、必要が個数のデータをRAM回路1から読み出し、出力データs2を介して、データを受け取る。

請求項（抜粋）：

データを記憶するRAM回路と、前記RAM回路の書き込みアドレスを示し、書き込みの度にインクリメントする書き込みアドレスカウンタと、前記RAM回路の読み出しアドレスを示し、読み出しの度にインクリメントする読み出しアドレスカウンタと、前記RAM回路に未だ読み出されていない有効データがどれだけ記憶されているかを算出する有効データ数算出回路と、前記有効データ数が所定の値に一致もしくは越えると読み出し要求を発生する読み出し要求回路とを、備えたことを特徴とするFIFOメモリ制御回路。

IPC (2件)：

G11C 7/00 318 ,  G06F 12/00 594

FI (2件)：

G11C 7/00 318 A ,  G06F 12/00 594