特許

J-GLOBAL ID：200903059448344533

半導体記憶装置

発明者： 近藤 英明 ,  横山 隆
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-308695
公開番号（公開出願番号）：特開2000-138355
出願日： 1998年10月29日
公開日（公表日）： 2000年05月16日
要約：

【要約】【課題】 センスアンプブロック内の各機能回路を小さい面積内に効率よくレイアウトすることのできる半導体記憶装置を提供する。【解決手段】 メモリセル側のビット線ペアが内側に向かい合い、センスアンプ側のビット線ペアが外側に向くようにシェアドスイッチ回路4を配置し、その間にイコライズ回路7のMOSトランジスタを配置することにより、LOCOS素子分離領域を隔てて分離された活性化領域を共通の活性化領域で形成するとともに、シェアドスイッチ回路4におけるMOSトランジスタのソースあるいはドレインと、メモリセル内のビット線をイコライズするMOSトランジスタのソースあるいはドレインとを、共通化する構成にすることによって、レイアウト面積を小さくする。

請求項（抜粋）：

センスアンプとメモリセルブロックとの間にセンスアンプ側ビット線にメモリセルブロック側ビット線を選択的に接続するためのシェアドスイッチ回路を設け、前記センスアンプと前記シェアドスイッチ回路との間にセンスアンプ内ビット線イコライズ回路を設けるとともに、前記メモリセルブロックと前記シェアドスイッチ回路との間にメモリセルブロック内ビット線イコライズ回路を設けた半導体記憶装置であって、前記シェアドスイッチ回路を構成する第1および第2のMOSトランジスタと前記メモリセルブロック内ビット線イコライズ回路を構成する第3のMOSトランジスタを共通の単一の第1の活性化領域に設け、前記第1,第2および第3のMOSトランジスタを前記第3のMOSトランジスタが中央位置に配置された状態で一列に並べ、かつ前記第1,第2および第3のMOSトランジスタの各ソース・ドレイン領域の並び方向を前記第1,第2および第3のMOSトランジスタの並び方向と一致させ、前記第1,第2および第3のMOSトランジスタの各ソース・ドレイン領域のうちの互いに隣接した2つのソース・ドレイン領域を共通化したことを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 681 F ,  H01L 27/10 681 G

Fターム (6件)：

5F083AD00 ,  5F083BS00 ,  5F083GA09 ,  5F083LA03 ,  5F083LA09 ,  5F083LA14