特許

J-GLOBAL ID：200903059449258770

半導体集積回路装置

発明者： 池田 修二 ,  佐伯 亮
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平4-212855
公開番号（公開出願番号）：特開平6-061454
出願日： 1992年08月10日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】 量産性に優れ、かつシリコンデバイスへの整合性に優れた新規な負性特性素子を提供する。また、前記負性特性素子を使用し、SRAMのメモリセルを構成する。【構成】 基板1上に形成した珪素薄膜11に同一チャネル導電型で、しきい値電圧が相互に異なり、かつ電気的に接続された負性特性用MISFETQH及びQL を構成する。また、前記負性特性用MISFETQH 及びQL 、抵抗素子R、情報蓄積用容量素子C、転送用MISFETQT でSRAMのメモリセルMを構成する。

請求項（抜粋）：

基板主面上に形成された珪素薄膜にソース領域、チャネル形成領域、ドレイン領域の各々を順次チャネル長方向に配列し、前記珪素薄膜のチャネル形成領域の上部又は下部にゲート絶縁膜を介在しゲート電極を構成した薄膜構造の絶縁ゲート型電界効果トランジスタを備えた半導体集積回路装置において、第1しきい値電圧を有する薄膜構造の第1絶縁ゲート型電界効果トランジスタを構成するとともに、前記第1絶縁ゲート型電界効果トランジスタのチャネル導電型と同一チャネル導電型で構成され、前記第1絶縁ゲート型電界効果トランジスタの第1しきい値電圧と異なる第2しきい値電圧に設定され、前記第1絶縁ゲート型電界効果トランジスタのゲート電極にゲート電極が電気的に短絡され、かつ前記第1絶縁ゲート型電界効果トランジスタのソース領域又はドレイン領域にドレイン領域又はソース領域が電気的に直列に接続された、薄膜構造の第2絶縁ゲート型電界効果トランジスタを備えたことを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 27/11 ,  H01L 27/04 ,  H01L 29/784 ,  H01L 29/88

FI (2件)：

H01L 27/10 381 ,  H01L 29/78 311 C