特許
J-GLOBAL ID：200903059491978490
同期式メモリ制御方式及び装置
発明者：
,
,
,
,
出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-242537
公開番号（公開出願番号）：特開平8-106784
出願日： 1994年10月06日
公開日（公表日）： 1996年04月23日
要約：
【要約】【目的】クロックに同期して動作する同期式メモリにおいて、CAS信号を削除する同期式メモリの制御方式を実現することにより、同期式メモリのピン数を削減すること。【構成】同期式メモリ1内部に、カウンタ101と、カラムアドレスをラッチするタイミングを設定するCASタイミング設定レジスタ102を設ける。カウンタ101は、クロックS01でカウントアップを行ない、RAS信号S02とCS信号S03が共にイネーブルになったときリセットされる。比較器103において、カウント値S102とレジスタ102の設定値が等しくなったとき、内部信号S103がイネーブルになり、アドレスラッチ回路105において、アドレスバスB01上のアドレスをカラムアドレスとしてラッチする。
請求項（抜粋）：
クロック信号に同期して動作し、ローアドレスとカラムアドレスを入力するためのタイミング信号であるRAS信号とCAS信号を使用して、メモリアクセスを行なう同期式メモリ制御方式において、カラムアドレスをラッチするタイミングを同期式メモリ内部で生成することにより、CAS信号を不要としたことを特徴とする同期式メモリ制御方式。
IPC (2件)：
G11C 11/407
, G06F 12/02 590
