特許
J-GLOBAL ID：200903059516708697
半導体集積回路装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-240712
公開番号（公開出願番号）：特開平5-041432
出願日： 1991年09月20日
公開日（公表日）： 1993年02月19日
要約：
【要約】【目的】段差を伴う多層配線層を含む高集積度ICの製造方法において、それら配線層にそれぞれ対応するフォトレジスト膜に検査用L/Sパターンを形成することによって、このフォトレジスト膜の露光,現像が所望の精細度を保って行われたか否かを確認しやすくした製造方法を提供する。【構成】半導体基板1上に配線層等の機能領域を複数層にわたり形成する際に、それぞれの形成工程において生ずる段差を含むチップ全面を覆うフォトレジスト膜の周縁部1A〜1Dに、検査用のL/Sパターン2a〜5dをそれぞれ工程毎に形成し、かつこれらのL/Sパターンを導体配線層および層間膜等の形成と同時に並行してフォトリソグラフィによりそれぞれ隣接する位置に形成し、これらL/Sパターンの解像度を顕微鏡により上記形成工程毎に検査する工程を含む製造方法である。
請求項（抜粋）：
高密度に形成された多数の不純物拡散領域を内部に含む半導体基板と前記拡散領域に電気的にそれぞれ接続されるとともに前記半導体基板の表面に絶縁物の膜を介して層状に形成された複数の導体配線層とを含み、前記基板表面を基準にして前記絶縁物膜および前記配線層の少なくとも一方で定義される複数の高さの表面部分を含む表面を有する半導体集積回路装置の製造方法において、前記複数の高さのうち予め定めた少なくとも2つと実質的に同じ高さをそれぞれ有する少なくとも2つの表面部分であって前記導体配線層との間で電気的結合を生じない表面部分の互いに隣接した位置に前記配線層形成のためのリソグラフィ加工用フォトレジスト膜を形成することと、それらフォトレジスト膜を予め定めたライン・アンド・スペースパターンの遮光マスクを介してそれぞれ露光しそのライン・アンド・スペースパターンの実像をそれぞれ現像することと、それら実像の解像度を顕微鏡により同時に検査することとを含む半導体集積回路装置の製造方法。
IPC (3件)：
H01L 21/66
, G03F 7/207
, H01L 21/027
H01L 21/30 301 V
, H01L 21/30 311 N
, H01L 21/30 341 K
, H01L 21/30 341 P
