特許

J-GLOBAL ID：200903059539513010

DRAM搭載半導体装置の製造方法

発明者： 梅林 拓
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平6-304884
公開番号（公開出願番号）：特開平8-162618
出願日： 1994年12月08日
公開日（公表日）： 1996年06月21日
要約：

【要約】【目的】 メモリセル領域と周辺回路領域との段差を低減することができると共に、周辺回路で用いられるPチャネルトランジスタの短チャネル効果抑制のために行われるポケット領域形成用斜めイオン注入によるゲート電極直下への不純物イオンの突き抜けを抑制することができるDRAM搭載半導体装置の製造方法を提供すること。【構成】 DRAM用メモリセル領域Mに形成される記憶ノード28aおよびプレート電極30aを構成する二層の導電層28b,30bを、周辺回路領域Sのゲート電極およびコンタクトホールが形成されない領域の全面に残す。また、周辺回路領域Sに形成されるゲート電極6bの上に、絶縁層8を残した状態で、Pチャネル型トランジスタの短チャネル効果抑制のための斜めイオン注入を行い、その後、周辺回路領域Sのゲート電極6bの上に絶縁層8を残した状態で、DRAM用メモリセル領域と周辺回路領域との全面に、層間絶縁層24,30を形成する。

請求項（抜粋）：

DRAM用メモリセル領域に形成される記憶ノードおよびプレート電極を構成する二層の導電層を、周辺回路領域のゲート電極およびコンタクトホールが形成されない領域の全面に残すことを特徴とするDRAM搭載半導体装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/265 ,  H01L 21/3065

FI (3件)：

H01L 27/10 621 Z ,  H01L 21/265 V ,  H01L 21/302 J