特許

J-GLOBAL ID：200903059559062960

レギュレータ回路

発明者： 田熊 孝行
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-108030
公開番号（公開出願番号）：特開平7-319563
出願日： 1994年05月23日
公開日（公表日）： 1995年12月08日
要約：

【要約】【構成】 出力端子OUTに出力される電圧を抵抗器8と抵抗器9とで分圧し、ツェナーダイオード4の電圧とトランジスタ3のベースエミッタ電圧の合計との電圧差によってトランジスタ3のコレクタ電流を変化させる。変化したトランジスタ3のコレクタ電流は、トランジスタ2のベース電流と等しいため、トランジスタ2の出力みったコレクタ電圧を変化させる。トランジスタ2のエミッタコレクタ電圧の変化により抵抗器6に流れる電流が変化し、PチャンネルMOS・FET1のゲート電位が変化する。そのため、PチャンネルMOS・FET1のソースゲート間電圧を変化して、OUTに出力する電圧を変化させる。【効果】 負帰還増幅の帰還経路に高周波でのピークが生じないので、位相がまわりにくい。そのため、部品の増減無しに位相余裕の拡大が図れ異常発振の可能性をなくし安定したレギュレータ回路が実現可能である。

請求項（抜粋）：

ドレイン端子が入力端子に接続されたFETと、前記FETのドレイン端子とゲート端子との間に接続された第一の抵抗器と、一端が前記FETのゲート端子に接続され、他端が接地された第二の抵抗器と、エミッタ端子およびコレクタ端子が前記FETのソース端子およびゲート端子にそれぞれ接続された第一のトランジスタと、前記第一のトランジスタのベース端子に一端が接続された第三の抵抗器と、コレクタ端子が前記第三の抵抗器の他端に接続された第二のトランジスタと、前記第二のトランジスタのエミッタ端子とグランドとの間に接続されたツェナーダイオードと、前記FETのソース端子とグランドとの間に、直列に接続された第四および第五の抵抗器とを有し、前記第四および第五の抵抗器の接続点が前記第二のトランジスタのベース端子に接続されていることを特徴とするレギュレータ回路。