特許

J-GLOBAL ID：200903059566279738

論理回路及びその設計方法及びその製造方法

発明者： 山田 正昭
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-184735
公開番号（公開出願番号）：特開平10-031686
出願日： 1996年07月15日
公開日（公表日）： 1998年02月03日
要約：

【要約】【課題】 クリティカルパスの遅延時間の増加を回避しつつ、製造ばらつきによる歩留まりの低下を回避することである。【解決手段】 論理回路に要求される遅延制約条件である遅延制約値と、遅延制約条件より厳しい制約条件である遅延目標値を設定し(S101)、論理回路に含まれるトランジスタを最小のサイズにセットし(S102)、最小化された論理回路のクリティカルパス遅延が遅延目標値を満たしているか否かを判定し(S103)、遅延目標値を満たしていないと判定されたクリティカルパス上のトランジスタのサイズを遅延が減少するように調整を行い(S104)、調整した後の論理回路のクリティカルパスを探索する(S107)ようにしてある。

請求項（抜粋）：

論理回路に要求される遅延制約条件である遅延制約値より厳しい制約条件である遅延目標値を満たすことができるパスは、前記遅延目標値を満たすように設計されたことを特徴とする論理回路。

IPC (3件)：

G06F 17/50 ,  H03K 19/00 ,  H03K 19/0175

FI (4件)：

G06F 15/60 656 D ,  H03K 19/00 C ,  G06F 15/60 668 A ,  H03K 19/00 101 N