特許
J-GLOBAL ID：200903059631677908
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平5-284851
公開番号（公開出願番号）：特開平7-142601
出願日： 1993年11月15日
公開日（公表日）： 1995年06月02日
要約：
【要約】【目的】 メモリセルを構成するMOS型トランジスタのドレインとスタック型キャパシタの容量電極との接続を良好にして、キャパシタのリーク電流を防止し、高いホールド特性を維持できる半導体装置の製造方法を提供する。【構成】 P型のシリコン基板1に素子分離の選択酸化膜2を形成した後に、選択酸化膜2のエッジ部2aを除去するエッチングを行う。次に、エッチング後のシリコン基板1にMOS型トランジスタのドレイン領域6を拡張させて形成し、ドレイン領域6とスタック型キャパシタの容量電極11との良好な接続を可能にする。
請求項（抜粋）：
半導体基板上に素子分離の選択酸化膜を形成する工程と、前記選択酸化膜のエッジ部を除去処理する工程と、前記エッジ部を除去した後の半導体基板上に拡散層を形成する工程と、前記拡散層にコンタクトする一端を有する電極を堆積させる工程と、前記電極の他端を容量電極とするキャパシタを形成する工程とを含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/8242
, H01L 27/108
, H01L 27/04
, H01L 21/822
H01L 27/10 325 C
, H01L 27/04 C
