特許

J-GLOBAL ID：200903059635137584

半導体装置およびエッチング方法

発明者： 山中 通成 ,  山下 武志
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 池内 寛幸 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-123300
公開番号（公開出願番号）：特開2002-319619
出願日： 2001年04月20日
公開日（公表日）： 2002年10月31日
要約：

【要約】【課題】 接続孔または接続孔の終点制御の精度を高めることができ、半導体装置に欠陥が生じるのを抑制し得るエッチング方法、および欠陥が抑制された半導体装置を提供することにある。【解決手段】 最初に、コンタクト領域2aと非コンタクト領域2bとを有する基板1上に、保護膜3と絶縁膜4とからなる積層膜10を形成する。次に、コンタクト領域2a上の積層膜10に接続孔8を形成するのと同時に、非コンタクト領域2b上の積層膜10にダミー接続孔9を形成する。

請求項（抜粋）：

コンタクト領域及び非コンタクト領域を有する基板上に形成された保護膜と、前記保護膜上に形成された絶縁膜とからなる積層膜に、前記コンタクト領域に達する接続孔を形成するためのエッチング方法であって、前記コンタクト領域上の前記積層膜に前記接続孔を形成するのと同時に、前記非コンタクト領域上の前記積層膜にダミー接続孔を形成することを特徴とするエッチング方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/28 ,  H01L 21/3065

FI (4件)：

H01L 21/28 L ,  H01L 21/90 A ,  H01L 21/90 C ,  H01L 21/302 E

Fターム (53件)：

4M104BB04 ,  4M104CC01 ,  4M104DD03 ,  4M104DD05 ,  4M104DD08 ,  4M104DD15 ,  4M104DD16 ,  4M104DD17 ,  4M104DD18 ,  4M104DD75 ,  4M104DD94 ,  4M104EE09 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104EE18 ,  4M104GG09 ,  4M104HH15 ,  5F004AA03 ,  5F004AA16 ,  5F004CB01 ,  5F004CB14 ,  5F004CB15 ,  5F004DB00 ,  5F004DB07 ,  5F004FA08 ,  5F033HH11 ,  5F033KK11 ,  5F033MM01 ,  5F033MM02 ,  5F033NN00 ,  5F033PP26 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ12 ,  5F033QQ16 ,  5F033QQ21 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ39 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR21 ,  5F033RR29 ,  5F033SS11 ,  5F033TT02 ,  5F033TT04 ,  5F033TT08 ,  5F033VV01 ,  5F033WW01 ,  5F033XX04